基于Altera-Quartus-II的模块化设计

基于 Altera Quartus II 的模块化设计应用 和 ISE 不一样，Quartus II 代码的模块化视图并不是你把子模块例化到顶层模块以后就能马上在工程代码窗口看到一个清楚的层次图。而是必须在你编译后才能够看到层次化的视图。 我在这里列举一个串口通信(实验 10）的实例: 编写完该 HDL 的代码，还没有编译，此时在 Project Navigator 窗口中只有顶层模块 my_uart_top。 顶层模块如下(详细的注释代码请参考相关实验)：////////////////////////////////////////////////////////////////////////////////modulemy_uart_top( clk，rst_n， rs232_rx,rs232_tx ）；inputclk；inputrst_n；input rs232_rx；output rs232_tx； wire bps_start1，bps_start2;wire clk_bps1,clk_bps2；wire[7:0］ rx_data；wirerx_int; ////////////////////////////////////////////speed_select speed_rx（ 。clk(clk）， .rst_n(rst_n）, 。bps_start（bps_start1)， 。clk_bps（clk_bps1） ）； my_uart_rx my_uart_rx( .clk（clk）， 。rst_n（rst_n)， .rs232_rx(rs232_rx）， .rx_data（rx_data）， 。rx_int（rx_int）， .clk_bps（clk_bps1), .bps_start(bps_start1） ）; /////////////////////////////////////////// speed_select speed_tx（ 。clk（clk）， 。rst_n（rst_n）， 。bps_start（bps_start2）， 。clk_bps（clk_bps2) ); my_uart_tx my_uart_tx（ 。clk（clk）， .rst_n（rst_n）， .rx_data（rx_data）， 。rx_int（rx_int）， 。rs232_tx(rs232_tx)， 。clk_bps(clk_bps2）， 。bps_start(bps_start2) ）;Endmodule 我们一般不在顶层模块做任何逻辑设计，哪怕只是一个逻辑与操作.比较好的设计会明确的区分每一个模块单元。在上面这个设计中,是要实现一个串口自收发通信的功能。具体说就是不断的检测串口接收信号 rs232_rx 是否有数据,假如接收到起始位就把数据保存，然后再转手把接收到的数据通过串口发送信号 rs232_tx 发回给对方。即使是这样一个还不算太复杂的功能，假如都堆到一个模块里，代码不仅又臭又长，编写代码者假如不理好思路很容易自己就写晕了,以后维护起来或者要移植就更难了。所以，模块化的设计势在必行。上面的代码把这个设计分成了四个模块:1、My_uart_tx：串口数据接收模块；2、Speed_tx：串口数据接收时钟校准模块；3、My_uart_rx：串口数据发送模块；4、S...