基于FPGA的数字存储示波器的设计VIP专享

天津职业技术师范大学TianjinUniversity of Technology and Education毕 业 设 计专业:应用电子技术教育班级学号：学生姓名：指导老师：二○一 一年 六 月天津职业技术师范大学本科生毕业设计基于 FPGA 的数字存储示波器的设计Design a digitaloscillograph based on FPGA专业班级：学生姓名:指导老师:学 院：电子工程学院年月摘 要本文介绍了一台以 FPGA 为处理核心的双通道数字存储示波器的设计。设计中模拟通道采纳 OPA657 为阻抗变换缓冲级，提供 1TΩ 的输入阻抗,VCA824 作为增益控制实现了宽带宽,宽范围输出。再由 THS4500 驱动 ADC ADS831，实现了 80Msamp/s 采样率，模拟通道的带宽限制为 10MHz。数字处理采纳 SOPC 技术,在 FPGA 内部构建采样 FIFO,及数据流触发及分析逻辑,FPGA 内建的以 NiosII 为核心作为处理核心.此示波器的单通道存储深度为 8Ksamp，波形刷新率为 15 帧每秒，具有一定的实时性。操作界面采纳 TFT240X320 显示波形,全触摸控制。波形移动拉伸还有其他控制都通过触摸滑动触摸屏，带来了不一样的操作感受。示波器的制作成模块化功能板，分为模拟通道，控制板，数字核心板，显示控制板。示波器的硬件也成为了一个高速数据采样的开发平台。关键词：示波器；FPGA；增益控制;触发电路；触摸屏ABSTRACTThis paper introduces a for processing the core with FPGA dual channel digital storage oscilloscope design. By simulating the channel OPA657 design for impedance transformation buffer level， provide the input impedance 1TΩ,VCA824 as gain control realized broadband wide, wide range output. By THS4500 drive ADC ADS831 again， realized 80Msamp/s sampling rate, simulation channel bandwidth limitations for 10MHz。 Digital processing with the SOPC technology， The FPGA internal construction， and data sampling FIFO flow trigger and analysis of logic， The FPGA built—in to NiosII as the core as processing core。 The depth of the single channel storage oscilloscope for 8Ksamp, waveform refresh rate of 15 frames per second， has certain real—time。 By TFT240X320 operation interface, the t...