基于FPGA的数字电子时钟设计与实现

《数字电子技术》课程设计设计题目：基于 FPGA 的数字电子时钟设计与实现 系 部：电子与信息工程系 专业班级：电子信息工程 08 秋 (1 ）班 小组成员:胡修远学 号：08031145指导老师 ：陶亚雄 周丽婕 完成日期： 2024 年 1 月目录一、所用设备与器材 21.1 仪器设备 2二．系统方案 22。1 设计思想 22。1。1 课题背景 22。1。2 Quartus II 软件 42。2 工作原理及系统框图 9三．软件方案 103.1 程序流程图 103。1。1 24 进制 103。1.2 10 进制流程图 113。1。3 6 进制 123。1。4 60 进制 123。1。5 from0to9133.1。6 分频模块 133。1.7 总流程图 143。2 程序清单 153。2。1 头文件 complete_clock 程序 153。2。2 counter24 程序 163.2。3 counter60 程序 163。2.4 from0to9 程序 173.2.5 counter6 程序 183。2.6 counter10 程序 183。2。7 分频程序 183。2。8 校时模块程序 19四．调试及结果 194。1 模块仿真 194。1。1 counter10 模块仿真 194.1。2 counter24 模块仿真 204。1。3 counter60 模块仿真 204。1。4 分频模块仿真 214。1。5 top_clock 计时模块仿真 214。2 程序下载 214。3 分析运行结果 224.3.1 设计总结 224。3。2 心得体会 234.3.3 致谢 24一、所用设备与器材1。1 仪器设备使用仪器设备有 FPGA DE2-70 开发板、PC 机、信号发生器.图 1 FPGA DE2—70 开发板图二．系统方案2.1 设计思想利用数字电子技术、EDA 设计方法、FPGA 等技术，设计、仿真并实现一个基于 FPGA 的数字电子时钟基本功能， 其基本组成框图如图 1 所示，振荡器采纳 ALTERA 的 DE2—70 实验板的 50MHz 输出，分频器将 50MHz 的方波进行分频进而得到 1Hz 的标准秒脉冲，时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成，校时模块完成时和分的校正。扩展功能设计为倒计时功能，从 59 分 55 秒至 59 分 59 秒，每秒亮一盏灯报时.2。1.1 课题背景20 世纪末，电子技术获得了飞速的进展,在其推动下,现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的进展和社会信息化程度的提高,同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。20 世纪 80 年代末，出现了 FPGA（Field Progrommable Gate Array),CAE和 CAD 技术的应用更为广泛,它们在 PCB...