VHDL-计数器频率计控制器

理工学院实验报告系别计算机系班级学号课程名称EDA 技术与 VHDL实验日期实验名称4 位二进制加法计数器成绩实验目的：1.熟悉 QuartusII 软件2.练习计数器模块的定制和工作原理实验条件：Quartus II 集成开发环境实验容： 编写 4 位二进制加法计数器的 VHDL 代码并仿真，编译下载验证实验数据：1.实验程序(1) 4 位二进制加法计数器的 VHDL 代码 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT(CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE BHV OF CNT4 ISSIGNAL Q1:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(CLK) BEGINIF CLK'EVENT AND CLK='1' THEN Q1<=Q1+1;END IF;END PROCESS;Q<=Q1;END BHV;(2) 频率计控制器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY zmk437 IS PORT (CLKK : IN STD_LOGIC; CNT_EN,RST_CNT : OUT STD_LOGIC; LOAD : OUT STD_LOGIC );END zmk437;ARCHITECTURE BEHAV OF zmk437 IS SIGNAL Div2CLK : STD_LOGIC;BEGIN PROCESS (CLKK) BEGIN IF CLKK'EVENT AND CLKK='1' THEN Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK,Div2CLK) BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1'; ELSE RST_CNT <='0'; END IF; END PROCESS; LOAD <= NOT Div2CLK; CNT_EN <= Div2CLK; END BEHAV;2.程序运行图：(1) 4 位二进制加法计数器(2) 频率计控制器3.波形图：(1) 4 位二进制加法计数器 (2) 频率计控制器4.四选一多路选择器的符号图(1) 4 位二进制加法计数器(2) 频率计控制器实验总结： 通过实验，让我更加深刻了解并掌握了如何使用 Quartus II 的使用，工程的建立，观察时序仿真图和电路图。此次实验让我对时钟的了解更加深刻，计数器的使用更加的轻松。