ASIC 流程与工具（1）ASIC 流程(En)Some notes:1. Definition of front-end2. Lack of FPGA prototype（3）简化流程（4）流程所对应的工具黑体字是实验室用的工具 流程Synopsys 工具其他工具需求分析设计法律规范和划分算法设计Matlab,C ,C++ 架构设计Matlab,C,C++,System C RTL 设计Top-down 输入工具：SUMMIT 的 Visual HDLCadence 的 Renior电路图输入工具：Cadence 的 ComposerViewLogic 的 Viewdraw仿真和验证Leda-语法检查VCS-Verilog 仿真Scirocco-VHDL 仿真Vera-验证Cadence NC-VerilogVerilog-XLNCSimMentor ModelSim设计整合与验证Saber-模拟数字混合仿真逻辑综合Design CompilerCadence BuildGates静态时序分析PrimeTime门级仿真VCS可测性设计DFT Compilerdftadvisor规划AstroEncounter,Blast-Fusion, Voltage-storm or redhawk布局Physical CompilerEncounter, Blast-Fusion时钟树综合Astro布线AstroEncounter, Blast-Fusion物理验证HerculesCalibre(Mentor)提取寄生参数Star-RCXT静态时序分析PrimeTime后仿真VCS流片封装测试等效性检查FormalityQuestions:Before tape-out,which routine check should be performed for your layout database in 0.18 um process?a.drcb.lvsc.drc&antennad.simulation (Answer:post-simulation)What is the purpose and general flow of design verification? What techniques in your knowledge are used in design verfication?验证技术：Vera, SystemVerilogDC 里 link library, target library, symbol library:1.目标库（targe_library）：是 DC 在 mapping 时将设计映射到特定工艺所使用的库，就是使用目标库中的元件综合成设计的门级网表2.连接库（link_library）：是提供门级网表实例化的基本单元，也就是门级网表实例化的元件或单元都来自该库。连接库定义为标准单元的 db 格式的库文件加上 pad db 格式的库文件，加上 ROM，RAM等宏单元库文件”3.符号库（symbol library）：指定的库用来将库中的器件用图形表示出来。which one is worse-case in 0.18um process?1.1.8v,25c2.1.98v,125c3.1.62v,-40c4.1.62v,125c5.1.98v,-40c增加最大工作频率？a.lower temperature;b.lower operating voltage;c.lower substrate doping;d.none of the above.
