EDA试验试验一用原理图输入法设计半加器一、试验目的：1.熟悉运用QuartusⅡ的原理图输入措施设计简朴组合电路；2.通过一种半加器的设计把握运用EDA软件进行电子线路设计的详细流程；3.学会对试验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。二、试验器材：1、计算机及操作系统2、QUARTUSII软件三、试验规定：1.运用原理图输入法对半加器电路进行描述；2.进行波形仿真测试；3.严格按照试验环节进行试验；4.管脚映射按照芯片的规定进行。四、试验原理1.根据真值表写出电路的逻辑体现式输入输出abSoCo0000011010101101其中a,b为输入端口，So与Co分别为半加器和与进位。其逻辑体现式为：2.根据逻辑体现式进行原理图输入。五、试验环节：1.为本项工程设计建立文献夹。注意文献夹名不能用中文，且不可带空格。2.输入设计项目并存盘。3.将设计项目设计为工程文献。4.选择目的器件并编译。5.时序仿真。6.引脚锁定。7.编程下载。试验二用原理图法设计一位、四位全加器一、试验目的：1.熟悉运用QuartusⅡ的原理图输入措施设计简朴组合电路；2.通过一种半加器的设计把握运用EDA软件进行电子线路设计的详细流程；3.学会对试验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。二、试验器材：1、计算机及操作系统2、QUARTUSII软件三、试验规定：1.运用原理图输入法对一位全加器电路进行描述；2.进行波形仿真测试；3.严格按照试验环节进行试验；四、试验原理：运用试验一所设计的半加器设计一位全加器；运用设计封装好的一位全加器进行四位全加器的设计。五、试验环节：与试验一相似。六、试验汇报：1.规定画出一位、四位全加器的真值表；2.分析用半加器实现一位全加器的长处；3.对波形进行分析，并绘制波形图。试验三用文本输入法设计D触发器和锁存器一、试验目的：1.熟悉QuartusⅡ的VHDL文本设计过程。2.学习简朴时序电路的设计、仿真和硬件测试。二、试验器材：1、计算机及操作系统2、QuartusII软件三、试验规定：1.运用文本输入法对D触发器和锁存器电路进行描述；2.进行波形仿真测试；3.严格按照试验环节进行试验；四、试验原理：1.D触发器的设计设计源程序如下所示：LIBRARYIEEE;USE.IEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDDFF1;ARCHITECTUREBHVOFDFF1ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFCLK’EVENTANDCLK=‘1’THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;ENDBHV;2.锁存器的设计设计源程序如下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYDFF2ISPORT(CLK:INSTD_LOGIC；D:INSTD_LOGIC；Q:OUTSTD_LOGIC)；ENDDFF2；ARCHITECTUREBHVOFDFF2ISBEGINPROCESS(CLK,D)BEGINIFCLK=‘1’THENQ<=D;ENDIF；ENDPROCESS；EDNBHV；五、试验环节：与原理图输入法的环节基本相似。六、试验汇报：分析两个试验的仿真和测试成果，阐明这两个电路的异同点。试验四含异步清0和同步时钟使能的4位加法计数器一、试验目的：学习计数器的设计、仿真和硬件测试，深入熟悉VHDL设计技术。二、试验器材：1、计算机及操作系统2、QUARTUSII软件三、试验规定：1.运用文本输入法对含异步清0和同步时钟使能的4位加法计数器进行描述；2.进行波形仿真测试；3.严格按照试验环节进行试验；四、试验原理图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁试验图中含计数使能、异步复位和计数值并行预置功能4位加法计数器存器的数据端；当ENA为'0'时将"0000"加载于锁存器。提议选“试验电路模式5”，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock0，通过短路帽选择4Hz信号。引脚锁定窗后进行编译、下载和硬件测试试验。将试验过程和试验成果写进试验汇报。参照程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4BISPOR...
