IC行业收藏：数字后端面试问题zz(-05-0813:06:07)转载▼分类：硬件数字后端面试问题分类：IC设计-08-3115:512251人阅读评论(0)收藏举报面试transitiondelaypathtreefunction目录(?)[+]1.1EETOP版主面试问题001）Whypowerstripesroutedinthetopmetallayers?为何电源走线选用最上面的金属层？由于顶层金属一般比较厚，可以通过较大的电流1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用某些有用的资源，例如stdcell一般是m1Pin。2.EM能力不一样样，一般顶层是低层的2~3倍。更适合电源布线。3.一般ip占用的层次都靠近下几层，假如上层没有被严禁routing的话，toplayer可以穿越，低层是不也许的，并且高层对下层的noise影响也小诸多。002）WhydoyouusealternateroutingapproachHVH/VHV(Horizontal-Vertical-Horizontal/Vertical-Horizontal-Vertical)?为何要使用横竖交替的走线方式？（感觉这个问题比较弱智，不过号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！！）为了节省布线资源---重要原因横竖的两根线之间的耦合系数最小，信号干扰小003）Howtofixx-talkviolation？怎样处理线间干扰？答案：1）upsizevictimnetdriver,downsizeaggressornetdriver2）increasewirespace,shielding,changelayer，changewirewidth3）insertbutterinvictimnet能答出以上3条的，在工作中已经基本够用，不过尚有两个不常用到的，是AMD的一种大牛告诉我的。4）把与victimnet相连的输入端改成Hi-Vth的单元5）变化信号的timingwindow。这个不易做到，不过也是处理措施004）Whatareseveralfactorstoimprovepropagationdelayofstandardcell?哪些原因可以影响原则单元的延迟？答案：1）PVT2）inputtransition，outputload3）Vth005）Whatwouldyoudoinordertonotusecertaincellsfromthelibrary?怎样严禁使用库里面的某些单元？禁用就用set_dont_use严禁修改就用set_dont_touch006）Duringthesynthesis,whattypeofwireloadmodelareoftenused?做RTL综合时，常常使用的wireloadmodel有哪几种？答案：1）zerowireloadmodel2）基于fanout的老式WLM3）基于物理位置（距离）的wireloadmodel，在Cadence的RC中叫PLE，Synopsys叫DCUltraTopographical附加问题：Whattypesofdelaymodelareusedindigitaldesign?(数字IC设计中有多少种类型的delaymodel)答案：NLDMCCSECSM尚有一种目前基本不用了的—LDM007)HowdelaysarecharacterizedusingWLM(WireLoadModel)?使用一般的WLM（不是zeroWLM，也不是按照物理位置算的DCT），DC是怎样计算delay的？答案：DC在计算延时的时候，net的rc就要根据所选用的wrieloadmodel来计算，计算时和输出的fanout决定以smic13的smic13_wl10为例wire_load("smic13_wl10"){resistance:8.5e-8;capacitance:1.5e-4;area:0.7;slope:66.667;fanout_length(1,66.667);根据fanout值，由fanout(1,66.667)可以得出互连线长度为66.667，然后根据resistance和capacitance计算出互连线电容为1.5e-4*66.667，互连线电阻为8.5e-8*66.667，当然假如扇出值表中没有，就会用到slope，例如扇出为3时，此时估算的互连线长度为1*66.667+（3-1）*slope，再计算出RC值，然后DC由此计算net的延时。008）Therearesourceclockclka(create_clock),andgeneratedclockclkbbyclka.Inpre-CTSnetlist,thereisnetworklatencyinclka,howthislatencypropagatestoclkb?Inpost-CTSnetlist,Whatyouneedtodoforthisnetworklatency?假设有两个时钟，原始为clka，生成的时钟为clkb，在没有时钟树的网表中，clka的networklatency会自动传递到clkb上吗？clkb的latency怎样描述？在生成时钟树的网表中，怎样处理networklatency?clkb的latency又怎样描述？答案：在pre-CTS时，clka的networklatency会自动传到clkb上在post-CTS时，可以把networklatency去掉，通过set_propagated_clock命令，让工具根据clocktree去计算实际的clocknetworklatency009）Therearesourceclockclka(create_clock),andgeneratedclockclkbbyclka.howdoyouspecifytheminCTSspecfile?Assumethereisrealtimingpathbetweenclkaandclkb.clkb是clka...
