试验一一位二进制全加器设计试验综述VIP免费

南昌大学实验报告学生姓名：学号：专业班级：中兴101实验类型：■验证□综合□设计□创新实验日期：2012928实验成绩：实验一一位二进制全加器设计实验一．实验目的（1）掌握QuartusII的VHDL文本设计和原理图输入方法设计全过程；（2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；（3）熟悉设备和软件，掌握实验操作。二．实验内容与要求（1）在利用VHDL编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。三．设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。(1)半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a、b分别为被加数与加数，作为电路的输入端；so为两数相加产生的本位和，它和两数相加产生的向高位的进位co一起作为电路的输出。半加器的真值表为表1半加器真值表absoco0000011010101101由真值表可分别写出和数so，进位数co的逻辑函数表达式为：bababaso（1）abco（2）图1半加器原理图(2)全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：表2全加器真值表cabcoso0000000101010010111010001101101101011111其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。图2.全加器原理图四．实现方法一：原理图输入法设计（自己独立完成）1.建立文件夹建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统QuartusII不能识别中文，文件及文件夹名不能用中文。2.原理图设计输入打开QuartusII，选菜单File→New，选择“DeviceDesignFile->BlockDiagram->SchematicFile”项。点击“OK”,在主界面中将打开“BlockEditor”窗口。(1)放置元件在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择此窗中的EnterSymbol项输入元件，出现元件选择窗口。元件选择窗口窗口中SymbolLibraries:的路径c:\Quartus2\max2lib\prim下为基本逻辑元件库，双击之，在SymbolFiles:下出现prim中的所有元件，选中你需要的元件（如：二与门，即and2）；或者在SymbolName:中直接输入元件名称（and2），单击OK键。你需要的元件（and2）会出现在原理图编辑窗中。为了设计半加器，分别调入元件and2、not、xnor、input和output。如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。(2)添加连线把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线。然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：ain、bin、co和so。(3).保存原理图单击File→Saveas⋯按扭,出现对话框,选择自己的目录（如c:\myeda）、合适名称保存刚才输入的原理图，原理图的扩展名为.bdf,本实验取名gate.bdf。如图3所示。图3一位半加器图(4)设置工程文件（Project）方法1选择FileProjectSetProjecttoCurrentFile，即将当前的设计文件设置成工程。方法2如果设计文件未打开，选FileProjectName，然后在跳出的ProjectName窗中找到c:\myeda目录，在其File小窗口中双击gate.bdf文件。选择此项后可以看到窗口左上角显示出所设文件路径的变化。3.选择目标器件单击Assign→Device，跳出Device窗口，此窗口的DeviceFamily是器件序列栏，首先在此栏中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。根据实际情况完成器件选择后（本实验为Cyclone||系列的EP2C35F672C8），按OK键。应将此栏下方标有ShowonlyFastestSpeedGrades的勾消去，以便显示出所有速度级别的器件。4.编译（Compiler）单击QuartusII→Compiler，跳出Compiler窗口，此编译器的功能包括网表文件的提取、设计文件的排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿...