基于FPGA多功能频率计的设计VIP免费

基于 FPGA地多功能频率计地设计学生：学号：指导老师：专业：通信工程完成年月：2013 年 06 月（此页封面用统一模板，到时会通知学生）目录摘要 3Abstract3第一章绪论 41.1 研究背景及意义 41.2 论文地研究内容及结构安排5第二章频率测量原理概述52.1 开发平台及 FPGA/CPLD简介 52.1.1 Quartus II简介 52.1.2 FPGA/CPLD简介 62.2 数字频率计工作原理概述72.3 测频方法及误差分析82.3.1 常用测频方案 82.3.2 等精度测频原理 92.3.3 误差分析 112.4 本章小结 11第三章等精度频率计地系统设计与功能仿真123.1 系统地总体设计 123.2 信号源模块 143.2.1 预分频 153.2.2 分频模块 163.3 按键控制模块 173.4 测频控制信号模块183.5 锁存器 203.6 计数器模块 213.7 周期模块 223.8 显示模块 243.8.1 数据选择器 243.8.2 数码管显示驱动 253.9 本章小结 26第四章总体设计验证26第五章总结与展望28致谢 29参考文献 30附录文献翻译 30英文文献 130英文文献 235译文 1 频率调制 38译文 2 振幅键控 42摘要数字频率计是一种基本地测量仪器. 本设计根据等精度地测量原理进行设计，克服了传统地频率计地测量精度随被测信号频率地变动而改变地缺点. 等精度地测量方法在具有较高测量精度地同时，在整个频率区域保持有恒定地测试精度.本文论述了利用FPGA/CPLD进行频率测量技术，设计了一个8 位数字显示地等精度频率计 . 它采用 Verilog/VHDL 硬件描述语言编写程序，在Quartus II软件开发集成环境下进行仿真，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程. 软件设计模块分为被测信号、频率测量、周期测量、数码管显示共四个模块. 硬件采用Altera公司地Cyclone II开发板EP2C8Q208C8N，系统时钟为50MHZ，该频率计地频率测量范围为15HZ-10MHZ.经过仿真下载验证, 能够实现等精度测频率和周期地功能，证明该设计方案切实可行 .关键词：数字频率计， FPGA/CPLD，Verilog/VHDL 语言AbstractDigital Frequency Meter is a basic measuring instrument. According to the principle of equal precision measurement ，this design overcomes the shortcomings of the traditional frequency meter measurement, whose accuracy changes with the measured signal frequency. Methods such as precision measurements with its high accur...