河南科技大学本科毕业设计（论文）I 基于 FPGA 的抢答器设计摘要本文介绍了一种采用EDA 技术， 基于 FPGA 并在 QuartusⅡ工具软件环境下使用Verilog 硬件描述语言编写的数码管显示4 路抢答器的电路设计。矚慫润厲钐瘗睞枥庑赖。本次设计的抢答器能够同时供应4 位选手或者4 个代表队进行抢答比赛，分别使用4 个按钮 a,b,c,d 表示。同时需要设置系统复位和抢答控制开关，这需由主持人控制。主持人在允许抢答的情况下，计时器开始从30s 开始倒计时，直到有人抢答成功后，由锁存器将时间锁存住，此时数码管上将显示剩余时间及抢答成功选手号码，同时对应选手的LED 灯也被点亮。在判断选手是否回答正确后，由主持人控制加减按钮进行给分。在一轮比赛结束后，主持人按下复位按钮，则除了计分模块外，其他模块都复位为初始时刻，为下一轮的比赛做好准备。聞創沟燴鐺險爱氇谴净。系统芯片主要采用EP2C8Q208 ，由抢答判别模块，计时模块，分频器模块，计分模块，锁存器模块，数码管驱动模块组成。经过编译及其仿真所设计的程序，该设计的抢答器基本能够实现此次设计的要求，从而完成了抢答器应具备的功能。残骛楼諍锩瀨濟溆塹籟。关键词： 抢答器，数码显示，硬件描述语言，可编程逻辑门阵列河南科技大学本科毕业设计（论文）II FPGA-BASED RESPONDER DESIGN ABSTRACT This article introduces the design of 4 answering device circuit using an EDA technology Verilog HDL language in FPGA and QuartusⅡ environment.At the same time,the 4 answering device circuit is displayed by the digital.酽锕极額閉镇桧猪訣锥。The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Setting reset and answer in a system control switch, which controls required by the moderator. When the moderator allows to answer, the timer starts counts down from the 30s until someone answers successfully, by the time the latch latches will to live, then the remaining time and the number of the player who responds successfully will be displayed on the digital tube, at the same time the LED of the...
