(VerilogHDL)数字时钟设计VIP免费

实 验 报 告  课 程 名 称 ： 可 编 程 逻 辑 器 件 与 数 字 系 统 设 计 实 验 项 目 ： 数 字 时 钟 设 计 专 业 班 级 ： 姓 名 ： 学 号 ： 实 验 室 号 ： 实 验 组 号 ： 实 验 时 间 ： 批 阅 时 间 ： 指 导 教 师 ： * 绩 ： 沈阳工业大学实验报告 专业班级： 学号： 姓名： 实验名称：数字时钟设计 1.实验目的： 熟悉Qu artu s II 6.0 运行环境，掌握基本使用方法； 学会使用Qu artu s II 编写程序，进行下载验证。 2.实验内容： （1）60 进制计数器； （2）24 进制计数器； （3）调用24 进制和 60 进制计数器制作数字时钟。 3. 实验方案 （1）编写题目要求的程序； （2）按照要求将相关程序进行检测和调试，运行正确的程序； （3）程序完成后，将其与实验箱连接，并打开电源； （4）下载程序到芯片内； （5）观察程序功能是否成功实现。 4. 实验步骤或程序 详细过程见附录。 5．程序运行结果 运行结果如下图所示： 24 进制计数器 首次运行程序时，没有任何出错状况；而在下载后，发现24 进制计数器中的频率有些快，只要把频率的短路针调到1Hz 即可，没有其他问题。 附录A（24 进制计数器） 1、功能实现与程序选择 24 进制计数器是实现从 0 到23 的计数。由此可以运用 Verilog HDL语言将此功能实现。 2、程序运行与调试 modu le cou nt24(Rd,EN,CLK,Qh,Ql,C); inpu t Rd,EN,CLK; ou tpu t [3:0]Qh,Ql; ou tpu t C; reg [3:0]Qh,Ql; reg C; 60 进制计数器 6．出现的问题及解决方法 initial begin Qh=4'd0;Ql=4'd0;C=0; end always @ (posedge CLK) begin if(EN==1) begin if(Rd==0) begin Qh=4'd0;Ql=4'd0;C=0; end else if(Qh<4'd2&&Ql<4'd9) Ql=Ql+1; else if(Qh<4'd2&&Ql==4'd9) begin Qh=Qh+1;Ql=4'd0; end else if(Qh==4'd2&&Ql<4'd3) Ql=Ql+1; else begin Qh=4'd0;Ql=4'd0;C=0; end if(Qh==4'd2&&Ql==4'd3) C=1; end end endmodule 3、保存一个名称，建立一个和 module 模块的名称一致的工程并进行调试。 4、新建一个波形文件，并且把各变量都输入到里面，绘制出波形。波形同上面的程序运行结果相同。 附录B（60 进制计数器） 1、功能实现与程序选择 60 进制计数器是实现从 0 到 59 的计数。由此可以运用 Verilog H...