Quartus 编译常见错误和警告～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～珠联璧合lzxiao@sohu
com1编译常见错误和警告Quartus 编译常见错误和警告～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～珠联璧合lzxiao@sohu
com2在 QuartusII下进行编译和仿真的时候，会出现一堆warning，有的可以忽略，有的却需要注意
虽然按 F1 可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路
Found clock-sensitive change during active clock edge at time on register""原因：vector sourcefile 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化
而时钟敏感信号是不能在时钟边沿变化的
其后果为导致结果不正确
措施：编辑 vectorsourcefile2
Verilog HDL assignment warning at : truncated value with size tomatch size of target (原因：在 HDL设计中对目标的位数进行了设定，如:reg[4:0]a，而默认为 32 位，将位数裁定到合适的大小
措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数
All reachable assignments to data_out(10) assign '0&#
