随着FPGA 设计任务复杂性的不断提高，FPGA 设计调试工作的难度也越来越大，在设计验证中投入的时间和花费也会不断增加。为了让产品更快投入市场，设计者必须尽可能减少设计验证时间，这就需要一套功能强大且容易使用的验证工具。Altera SignalTap Ⅱ逻辑分析仪可以用来对 Altera FPGA 内部信号状态进行评估，帮助设计者很快发现设计中存在问题的原因。 Quartus Ⅱ软件中的SignalTap Ⅱ逻辑分析仪是非插入式的，可升级，易于操作且对Quartus Ⅱ用户**。SignalTap Ⅱ逻辑分析仪允许设计者在设计中用探针的方式探查内部信号状态，帮助设计者调试FPGA 设计。 SignalTap Ⅱ逻辑分析仪支持下面的器件系列：Stratix Ⅱ、Stratix、Stratix GX、Cyclone Ⅱ、Cyclone、APEX Ⅱ、APEX 20KE、APEX 20KC、APEX 20K、Excalibur和Mercury。 10.1 在设计中嵌入SignalTap Ⅱ逻辑分析仪 在设计中嵌入SignalTap Ⅱ逻辑分析仪有两种方法：第一种方法是建立一个 SignalTap Ⅱ文件(.stp)，然后定义 STP 文件的详细内容；第二种方法是用MegaWizard Plug-InManager 建立并配置 STP 文件，然后用MegaWizard 实例化一个 HDL 输出模块。图 10.1 给出用这两种方法建立和使用SignalTap Ⅱ逻辑分析仪的过程。 10.1.1 使用STP 文件建立嵌入式逻辑分析仪 1． 创建 STP 文件 STP 文件包括 SignalTap Ⅱ逻辑分析仪设置部分和捕获数据的查看、分析部分。创建一个 STP文件的步骤如下： (1) 在Quartus Ⅱ软件中，选择 File→New 命令。 (2) 在弹出的New 对话框中，选择 Other Files 标签页，从中选择 SignalTap Ⅱ File 如图 10.2 所示。 (3) 点击OK 按钮确定，一个新的SignalTap Ⅱ窗口如图 10.3 所示。 上面的操作也可以通过Tools→SignalTap Ⅱ Logic Analyzer 命令完成，这种方法也可以用来打开一个已经存在的STP 文件。 2． 设置采集时钟 在使用 SignalTap Ⅱ逻辑分析仪进行数据采集之前，首先应该设置采集时钟。采集时钟在上升沿处采集数据。设计者可以使用设计中的任意信号作为采集时钟，但 Altera 建议最好使用全局时钟，而不要使用门控时钟。使用门控时钟作为采集时钟，有时会得到不能准确反映设计的不期望数据状态。Quartus Ⅱ时序分析结果给出设计的最大采集时钟频率。 设置 SignalTap Ⅱ采集时钟的步骤如下： (1) 在 SignalTap Ⅱ逻辑分析仪窗口选择 Setup 标签页。 (...
