北 京 邮 电 大 学 数字电路与逻辑设计实验 实验报告 实验名称： QuartusII 原理图输入法设计与实现 学 院： 班 级： 姓 名： 学 号： 任课老师： 实验日期： 成 绩： 一． 实验名称和实验任务要求 实验名称：QuartusII 原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII 原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII 图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII 的基础上，利用QuartusII 用逻辑门设计实现一个半加器，生成新的半加器图像模块。 ⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。 ⑶在一下三个实验内容中任选一个完成实验：用3 线—8 线译码器（74L138）和逻辑门实现要求的函数；用D 触发器设计一个4 位可以自启动的环形计数器；用JK 触发器设计一个8421 码十进制计数器。 二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。A 表示加数，B 表示被加数，S 表示半加和，C 表示向高位的进位。 ⑵由数字电路与逻辑设计理论知识可知： S= A ⊕ B C = AB ⑶选择两个逻辑门：异或门和与门。A,B 为异或门和与门的输入，S 为异或门的输出，C为与门的输出。 ⑷利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。全加器有三个输入值，两个输出值：ᵃᵅ为加数，ᵃᵅ为被加数，ᵃᵅ−1为低位向高位的进位。 ⑵全加器的逻辑表达式为： S = ᵃᵅ ⊕ ᵃᵅ ⊕ ᵃᵅ−1 ᵃᵅ = (ᵃᵅ ⊕ ᵃᵅ) ᵃᵅ−1+ ᵃᵅᵃᵅ ⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。 选作实验：用3 线—8 线译码器（74L138）和逻辑门设计实现函数 F = ᵃ ᵃ ᵃ + ᵃ ᵃ ᵃ + ᵃ ᵃ ᵃ + ᵃ ᵃ ᵃ 。 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块单元。 ⑵因为F = ∑(0,2,4,7) = ᵄ0 ᵄ2 ᵄ4 ᵄ7 ，所以函数F 可以通过译码器（74L138）和一个与非门实现。将译码器输出端ᵄ0、ᵄ2、ᵄ4、ᵄ7作为输入端接到与非门即可实现函数。 三．实验原理图 ⑴半加器的原理图： ⑵全加器的原理图： ⑶用3 线—8 线译码器（74L138）和逻辑门设计实现函数： 四．仿真波形图 ⑴半加器的仿真波形图： ⑵全加器的仿真波形图： ⑶3 线...
