循环冗余CRC模块设计资料VIP专享VIP免费

附表 1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院- 电子楼 317室2016 年 5 月 26 日学 院物 电年级、专业、班姓名Jason.P 学号实验课程名称EDA 技术实验成绩实验项目名称循环冗余（ CRC ）模块设计指 导教 师一、 实验目的：设计一个在数字传输中常用的校验、纠错模块：循环冗余校验CRC模块，学习使用FPGA器件完成数据传输中的差错控制。二、 实验内容：1、实验原理：CRC即 Cyclic Redundancy Check 循环冗余校验，是一种数字通信中的信道编码技术。经过CRC方式编码的串行发送序列码，可称为CRC码，共由两部分构成：k 位有效信息数据和r 位 CRC校验码。其中r 位 CRC校验码是通过k 位有效信息序列被一个事先选择的r+1 位“生成多项式”相“除”后得到（r 位余数即是CRC校验码），这里的除法是“模2 运算”。 CRC校验码一般在有效信息发送时产生，拼接在有效信息后被发送；在接收端，CRC码用同样的生成多项式相除，除尽表示无误，弃掉r 位 CRC校验码，接收有效信息；反之，则表示传输出错，纠错或请求重发。本设计完成 12 位信息加 5 位 CRC校验码发送、接收，由两个模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。图10-1 的 CRC模块端口数据说明如下：图 10-1 CRC 模块sdata ：12 位的待发送信息datald ：sdata 的装载信号datacrc ：附加上 5 位 CRC校验码的 17 位 CRC码，在生成模块被发送，在接收模块被接收。clk ：时钟信号rdata ：接收模块（检错模块）接收的12 位有效信息数据hsend、hrecv ：生成、检错模块的握手信号，协调相互之间关系error ：误码警告信号datafini：数据接收校验完成采用的 CRC生成多项式为X5+X4+X2+1，校验码为5 位，有效信息数据为12 位。2、实验步骤：（1）编译以上示例文件，给出仿真波形。（2）建立一个新的设计，调入crcm 模块，把其中的CRC校验生成模块和CRC校验查错模块连接在一起，协调工作。引出必要的观察信号，锁定引脚，并在EDA实验系统上的FPGA目标器件中实现。三、 实验 HDL描述：module sender (clk,sdata,datald,datacrc,hsend); input[11:0] sdata; input clk,datald; output[16:0] datacrc; output hsend; parameter D=6'b110101; reg[16:0] datacrc; parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8,s9=9; reg hsend; reg...