Verilog HDL 教程 提纲： 第一节 Verilog 简介 第二节 HDL 入门指南 第三节 Verilog 语言要素 第四节 Verilog 中的表达式 第五节 门级电路模型化 第六节 Verilog 编码技术 第七节 设计练习进阶(10 个设计例子和分析) 第一节 Verilog 简介 Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法，而且对每 个语法结构都定义了清 晰 的模拟、仿 真 语义。因 此，用这种语言编写 的模型能够使用Verilog 仿 真 器 进行验证。语言从C 编程语言中继 承 了多种操 作 符 和结构。Verilog HDL 提供了扩 展 的建模能力，其 中许 多扩 展 最 初 很 难 理解 。但 是，Verilog HDL 语言的核 心 子集 非 常 易 于学 习和使用，这对大 多数建模应用来 说 已经 足 够。当 然 ，完整的硬件描述语言足 以对从最 复杂的芯 片 到完整的电子系统进行描述。 历 史 ： Verilog HDL 语言最 初 是于1983 年 由 Gateway Design Automation 公 司 为其 模拟器 产品开发 的硬件建模语言。那 时它 只 是一种专 用语言。由 于他 们 的模拟、仿 真 器 产品 的广 泛 使用，Verilog HDL 作 为一种便 于使用且实 用的语言逐 渐 为众 多设计者 所接受 。在一次努 力增 加 语言普 及性的活 动 中，Verilog HDL 语言于1990 年 被推 向 公 众 领 域 。 Open Verilog International （ OVI） 是促 进Verilog 发 展 的国 际 性组织 。1992 年 ，OVI 决 定致 力于推 广 Verilog OVI 标 准成为 IEEE 标 准 。这一努 力最 后 获 得 成功 ，Verilog 语言于1995 年 成为 IEEE 标 准 ，称 为 IEEE Std 1364－ 1995。完整的标 准 在 Verilog 硬件描述语言参 考 手 ...
