2011-2012 年北京工业大学实验学院EDA 实验设计报告 1 课 程 设 计 说 明 书 学院 专业 题目 学号 姓名 同组人员 报告完成日期 成绩 指导教师 2011-2012 年北京工业大学实验学院 EDA 实验设计报告 2 实验一 层次化４位加法器设计 一． 实验目的 1、掌握用 VHDL 设计全加器的方法并实现。 2、熟悉设计平台及 VHDL层次化设计。 二． 实验仪器 1、硬件：计算机 Gxsoc/sops-Dev-Lab CycloneII EP2C35F672C8 核心板 2、软件：正版 Quartus8.0 三． 实验设计要求 学习用 VHDL或原理图设计方法，掌握全加器的设计方式及表示方式，极其与二进制表示的转换方法，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过数码管观察结果。 采用层次化方法实现 4位加法器，完成编译，仿真，引脚锁定，下载。 四． 实验原理 通过动态扫描两组 4BIT的二进制数据，同时还有一个单 BIT的进位，把三者按照二进制加法原理进行加，求出和及进位，并通过电路显示出各部分数据（输入，输出）。 加数、被加数、“和”显示在共阳数码管上，进位输出显示在LED上。 2011-2012 年北京工业大学实验学院EDA 实验设计报告 3 五． 程序代码 1、半加器Hadder代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY HADDER IS Port (a,b: In Bit; Co, So: Ou t Bit); END HADDER; ARCHITECTURE fh1 Of HADDER Is BEGIN So <= (a Xor b); Co <= (a And b); END fh1; 2、或门 ora 代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY ora IS Port ( a: in Std_Logic; b: in Std_Logic; c: ou t Std_Logic); END ora; ARCHITECTURE org OF ora IS BEGIN c <= a Or b; END org; 3、1 位全加器 f_hadder 代码 LIBRARY Ieee; USE Ieee.Std_Logic_1164.all; ENTITY f_ADDER IS Port (x : In Std_Logic; y : In Std_Logic; cin: In Std_Logic; cou t: Ou t Std_Logic; 2011-2012 年北京工业大学实验学院EDA 实验设计报告 4 su m: Ou t Std_Logic); END f_ADDER; ARCHITECTURE fd1 Of f_ADDER Is Component HADDER Port( a,b: In Std_Logic; co,so: Ou t Std_Logic); END Component; Component ora Port(a,b: In Std_Logic; c: Ou t Std_Logic); END Component; Signal...
