下载后可任意编辑基于 FPGA 的数字跑表 基于 FPGA 的数字跑表 学院：物电学院姓名： 学号： 班级：班日期：2024 年 X 月 X 日 目录 一、实例的主要内容 3 二、实验目标： 41 初步掌握 VerilogHDL 语言的设计方法 42、完成一个数字跑表的设计
4 三、实验原理： 4 四、程序代码及分析 5 五、实验步骤 95
1 新建一个文件夹，95
2 创建工程 105
3 编译、运行程序 135
4 导入波形 145
5 显示波形 175
6 波形运行后结果185
7 引脚分配 205
8 引脚分配完成图 21 六、设计心得 22 七、参考文献 22 一、实验的主要内容通过对 VerilogHDL 语言的编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时器
数字跑表的显示可以通过编写数码管显示程序来实现，实现了计数及进位的设计，通过几个 always 模块的设计实现一个特定用途的模块------数字跑表
二、实验目标： 1 初步掌握 VerilogHDL 语言的设计方法 2、完成一个数字跑表的设计
三、实验原理： 本字跑表首先要从最低位的百分秒计数器开始，根据系统时钟进行计数
计数至 100 后向秒计数器仅为，秒计数器一百分秒计数器的进位位为时钟进行计数
计数至 60 后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数
数字跑表巧妙地运用进位位作为时钟来减少计数的位数
假如统一使用系统时钟作为计数时钟，那秒计数器将是一个 6000 进制的计数器，额分计数器将1下载后可任意编辑是一个 xxxx 进制的计数器
这将极大的浪费 FPGA 的逻辑资源
而使用进位位作为计数时钟，只需要一个 100 进制的计数器和两个 60 进制的计数器
在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计时器来
