《EDA 技术与应用》实训报告 学 号 姓 名 指导教师： 实训题目：数字日历 1.系统设计 1.1 设计要求 1.1.1 设计任务： 设计一个数字日历电路 1.1.2 技术要求： ⑴用 Verilog HDL 语言设计一个数字日历。 ⑵数字日历能正确显示年、月、日、时、分和秒。 ⑶通过开关分别控制对年、月、日或时、分、秒校对及自动切换、，并且 运用按钮对年、月、日或时、分、秒校对。 ⑷通过按钮对数码管全部清零。 ⑸拓展功能：添加时钟闹钟功能，并通过LED 管显示。 1.2 方案比较: 由于这次实验用到的仪器是 EDA 实训仪，数码管个数只有八个，因此不能同时显示年、月、日、时、分、秒。但是实训仪的 LED 管只有 12 个，因此在拓展功能时 12 小时做一个周期的整点记时显示。在多次的测试和修改后，得到此最好方案。 1.3 方案论证 1.3.1 总体思路： 通过 EDA 课程的学习，可知运用 Verilog HDL 语言设计一个数字日历 括计时器模块（jsq60、jsq24）、年月日模块（nyr2009）、控制模块（conr）、 校时选择模块（mux_4）、显示选择模块（mux_16）和闹钟定时模块(LED1)、闹钟灯模块（nzd）；然后将各个模块连接起来画成原理图再下载到实训仪上，调节开关及按钮来实现数字日历的功能。 1.3.2 设计方案： 总原理图如下： 2 ．各个模块程序的设计 (1)设计一个分频器进行20MHz 分频得到实训所需的1Hz 的频率 分析：这是个20MHZ 时钟的分频器，将原来EDA 实训仪提供的频率为20MHZ的时钟转换成频率1HZ 的时钟，然后输出到有需要的端口，触发模块起作用。 (2)分别设计一个能显示年月日和时分秒的程序 校准年月日和秒分时的原理图如下： 分析：①当 k=0 时，开关 j1,j2,j3 校秒时分然后将信号分别送到jsq24 模块的jm(校秒)、jf（校分）、js（校时）。 ②当 k=1 时，开关 j1,j2,j3 校年月日然后将信号分别送到nyr2009 模块的jr(校日)、jy（校月）、jn（校年）。 计算年月日的模块如下： 分析：clrn 是异步清除输入端，低电平有效；clk 是时钟输入端，上升沿有效；jn、jy和jr 分别是校年、校月、校日输入端；qn[15..0]、qy [7..0]、qr[7..0]分别是年、月、日的输出端。 显示时分秒与年月历的模块如下： 分析：①当 k=0 时，把 jsq24 送来的时分秒的状态信号送到数码管显示。 ②当 k=1 时，把 ny r2009 送来的年月日的状态信号送到数码管显示。 计算时分秒的模块如下： 分析: clrn ...
