ISE 整体开发流程：建工程→编写工程代码→检查语法错误→行为仿真→综合→管脚约束→实现→时序仿真→生成 bit 流文件→下载到板子上调试； 实验是用 ISE10.1 做的，与 ISE9.1 不同的地方在文中也有相关说明。 一：建工程 1. 工程命名 file→new projiect（如下图所示：在工程名处填：jishuqi 资源类型选：HDL） 2. 器件类型选择及仿真综合工具、硬件描述语言设置 点击 Next，出现如下图所示界面： 图中设置的有：Family：virtex2P; Device ：XC2VP30;Package：FF896;Speed：-7（这个是根据VIRTEX2P 开发板设置的数据，不同的开发板设置的数据不一样）。 3．完成工程的建立 .一直点击 next，出现如下图界面后，点 Finish 完成工程的建立： 二．编写 HDL 代码（工程此部分是在 Implementation 下完成的） 1.在 Sources 区域点击右键选择 new source，出现如下图所示的界面，按照如下图设置，然后一直点 Next，一直到 Finish 完成代码文件界面： 3. 接下来开始HDL 代码编写，这里是一个简单的十进制计数器的编写： 代码编写好后，点击保存，然后检查看编写代码是否有错误，如上图所示，Check Syntax 点击检查后是绿色的勾，则代码没有语法错误，可以进行下一步功能仿真； module jishuqi(clk,rst,q); input clk,rst; output[3:0] q; reg[3:0] q; always@(posedge clk) begin if(rst==0) q<=4'b0; else begin if(q==4'b1010) q<=0; else q<=q+1; end end endmodule 三、行为(功能)仿真 1.同样在 Sources 区域右键添加 New Source 如下图所示，添加图形仿真文件： 2.一直点 Next，最后 finish 掉到如下图所示的，时钟设置界面： 如上图所示：1.选择 Rising Edge 时钟上升沿有效；2.选择对应设计的时钟信号； 3.设置 clk 的频率，高低电平持续时间；4.设置仿真时间为 1000ns； 3.点Finish 进入波形编辑界面，如下图所示：（rst 是要编辑的波形） 编辑之后波形如下所示： 点击保存； 3.如下图选择：在 Sou rces for 选择 Behav ioral Simu lations 4.依次点击1，2，然后双击，待运行后，最后出现如下图的仿真结果： 到此时完成了行为仿真。 四、综合 先单击1，然后双击2，待运行正确后，再双击运行3 则可以看到右边用 HDL 描述出来的RTL 电路，如下图所示： 五、管脚约束 先点击 1，之后双击 2，再在 3 区域设置 Viertex 2P 开...
