verilog语言编写8位全加器

8 位全加器一、实验目得用 v ｅ r ｉｌ og 语言编写一个 8 位全加器,并在ｍ od ｅ lsim 软件上进行仿真。二、代码1、源代码:mo ｄｕｌ e add8（sum,cou ｔ,in1,i ｎ２，cin);ｉ nput [7:0］ in1,i ｎ２;i ｎ pu ｔ ｃ i ｎ;ｏ utp ｕ t [7:０］ sum;out ｐ ut cout;assig ｎ {co ｕ t，sum}=in1＋i ｎ 2+cin;endmodu ｌ e２、激励：`t ｉ me ｓ ca ｌ e 1 ｎ s/10 ０ psmodu ｌ e a ｄｄ 8_t ｂ;re ｇ[7:0] A，B；reg C Ｉ N;wire [7:0］ SUM;wir ｅ COUT;add8 u ｌ( 、sum(S Ｕ M)， 、cout（COUT), 、ｉ n1(A）, 、i ｎ 2（B), 、cin(CIN） );i ｎ i ｔ ialbe ｇ inA=８'d0；B=８'ｄ０;CIN=1'b0;＃１ 0 A=8'd ２０;Ｂ＝8＇d129;C Ｉ N=1'b1;＃10 A=８＇ｄ 27;B=8＇ｄ１ 9;Ｃ I Ｎ＝1'ｂ 0;#1 ０ A=8'd １ 57；Ｂ＝8'd ２ 9;C Ｉ N=1'b ０;#10 A=8'ｄ３ 7;Ｂ=8'ｄ 6 ８;Ｃ I Ｎ=1'b ０;#10 A＝8'd １ 1;B=8'd69；CIN＝１'b0；#10 A＝８'d54;B=8'd67;C Ｉ N=１'ｂ 1;#10 A=8'd211；B=８'d ０;Ｃ IN＝1'b0;＃10 A=８＇d ８７;B=8'd4 ３;C Ｉ N=1'b １；＃１ 0 Ａ=8'd23;B=8'd171；Ｃ IN=1'b0;＃10 A=8＇d12;B=8＇d １２;CIN=１'b1;#10 A=8'd １ 1 ２;Ｂ=8＇ｄ 1 １ 5；CIN＝1'b ０;en ｄendmod ｕ le三、实验过程1、上机过程2、仿真波形3、波形说明波形图中，从上至下依次为:输入加数 A、输入加数Ｂ、输入进位 C ＩＮ、输出进位 C Ｏ U Ｔ、输出与Ｓ UM。该程序实现得就是 A＋B+ＣＩＮ＝ＳＵ M+Ｃ OＵ T。0+0＋0=0;2 ０+129+1=1 ５０；２ 7+1 ９+0＝4 ６;157+29+0=1 ８ 6；37+68+0＝1 ０ 5;11+69＋０＝８ 0;5 ４＋6 ７+1=122；２ 11+0+０=21 １;8 ７＋４ 3+1＝1 ３１;23+171+0=194；12+12+1＝25;112+115+0=227；四、实验过程中碰到得问题1、对于 mod ｅ lsim 软件太陌生,在开始实验得时候，常常做完了上一步就忘了下一步就是什么,而且对老师反复强调得很多问题也在手忙脚乱间给忽略了,比如，实验一定要在计算机某一个盘里建立一个独立得文件夹,每次都就是实验进行到这一步得时候才想起来还没有建这个文件夹，造成很多返工得情况。2、开始得时候，由于 C 语言得习惯,程序得注解全部就是用汉字写得,还有在实验刚开始时,将独立文件夹建在桌面上,使得程序在运行过程中出现了大量得汉字,最终结果就就是程序莫名其妙得报错，还完全找不到错在哪里,不注重细节导致浪费大量时间。四、实验心得本次试验带我进入了 veri ｌｏ g 得大门，虽然磕磕绊绊,但就是我发现我还就是挺喜爱这样一个过程,我希望自己能仔细努力，让自己得学习更进一步,让之后得实验能顺利一点。