北 华 航 天 工 业 学 院《 EDA 技术综合设计》 课程设计报告报告题目： 数字秒表设计 作者所在系部: 电子工程系 作者所在专业： 自动化专业 作者所在班级:作 者 姓 名 ：指导老师姓名:完 成 时 间 ：2011 年 12 月 2 日 内 容 摘 要应用 VHDL 语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间
我们尝试利用 VHDL 为开发工具设计数字秒表
秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成
在整个秒表中最关键的是如何获得一个精确的 100HZ 计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号,以便秒表能随意停止及启动
秒表有共有 6 个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数器与之相对应，6 个计数器的输出全都为 BCD 码输出,这样便与同显示译码器连接
关键词: VHDL，数字钟,MAX+plusII，时序仿真图
目 录一、实验目的……………………………………………………………………………1二、硬件要求……………………………………………………………………………1三、方案论证……………………………………………………………………………1四、模块说明……………………………………………………………………………11
六进制计数器…………………………………………………………………………12
十进制计数器…………………………………………………………………………23
蜂鸣器…………………………………………………………………………………34
译码器…………………………………………………………………………………45
控制器…………………………………………………………………………………56
顶层文件………………………………………………………
