1Verilog 设计快速入门 2内部信号声明assign 语句底层模块或门原语调用 ( 包括生成块 )Initial 或 always语句块任务和函数定义module 模块名 ([ 端口列表 ]);[ 端口信号声明 ;][ 参数声明 ;]endmodulespecify 块 ( 路径延迟 )Verilog 模块结构说明：浅色部分用得较少；常用语句只有三种：assign 语句always 语句底层模块调用语句三种语句顺序无关除开始的 module模块名和结束的endmodule 必须写外，其他都是可选的。功能描述部分模块说明部分3Verilog 模块结构例 1 ：二选一数据选择器的描述二选一数据选择器的结构之一二选一数据选择器的符号设 a 、 b 、 s 波形已知，可得 y 波形：4Verilog 模块结构2 选 1 多路选择器的 Verilog 描述内部信号声明assign语句底层模块或门原语调用always语句块module 模块名 ([ 端口列表 ]); [ 端口信号声明 ;] [ 参数声明 ;]endmoduleabsyMUX21a5Verilog 程序结构例 2 ：边沿 D 触发器的 Verilog 描述内部信号声明assign语句底层模块或门原语调用always语句块module 模块名 ([ 端口列表 ]); [ 端口信号声明 ;] [ 参数声明 ;]endmodule6Verilog 模块结构1 ．模块说明部分 module 模块名 ([ 端口列表 ]); [ 端口信号声明 ;] [ 参数声明 ;] 模块名是指电路的名字，由用户指定，最好与文件名一致（特别是在Quartus II 软件中调试时）； 端口列表是指电路的输入 /输出信号名称列表，信号名由用户指定，各名称间用逗号隔开； 端口信号声明是要说明端口信号的输入输出属性、信号的数据类型，以及信号的位宽；输入输出属性有 input ， output ， inout 三种，信号的数据类型常用的有 wire 和 reg 两种；信号的位宽用 [n1:n2] 表示；同一类信号之间用逗号隔开； 参数声明要说明参数的名称和初值输入输出属性 数据类型 位宽 名称 parameter 数据类型 参数名 = 初值7例：module full_adder (A,B,CIN,S,COUT); input [3:0] A,B; input CIN; output reg [3:0] S; output COUT;位宽如果不做说明的话，默认是 1 位；数据类型不做说明的话，默认是 wire 型的。S 位宽为 4 位，对应信号为 S[3] 、 S[2] 、 S[1] 、 S[0]根据模块说明部分，我们可以得出电路符号ABCINSfull_adderCOUT82. assign 语句内部信号声明assign语句底层模块或门原语调用always语句块mod...
