DDDDDDDDDDD10.DDDDDDDDDDDDDDEDADDDDDDDDDDDDDDDDDDDDOD11.DDDDDDDDDDOD-DDDDDDDDDDDDDDDDDDDDODSRAM12.PLDDDDDDDDDDPLDDDPLDDDDDDDDDDD-DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDEPROMDSRAM13.VerilogDDDDDDDDDinputdoutputs14.VerilogDDDDDDDDD15.VerilogDDDDDDDD16.VerilogDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDinoutDDDDDDDDregODDDDDDDDDDwirODDDDDDDDDDD=DDDDDDDDD〈forDDDrepeatdddwhileODDforeverDDRTLDDDDDDDDDDDDDDDDDD17.VerilogDDDDD1.VerilogDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD2.DassignDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDalwaysDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD3DDcaseDDDDDDDDDdefaultDDD4.DDx=4Db1001,y=4D0110,DxD4DDDD4Db1111DDyD4DDDDD4Db0110D5DDDDDDDDDDDDDDAlwaysDDDDDDDDDDD6.DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDODDDODDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD7.DDDDDDDDDDDDDDDDDDDDDDDDDDDD8.DDDDDDDDDDDDDDDHDLDDDDDDDDDDDDDDDDDDDDRTLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDHDLDDDDDDPLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDFlashD18.DDDDDDDDDDDDDDDMealyDDMooreDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD19.DDDDDDDDDPROMDDDDDDDDDDDDDDDPLADDDDDDDDDDDDDPALDDDDDDDDDDDDDDGALDDDDDDDDDDDDDDDDDDDDDDDDDDDDOLMCD20.CPLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDI/ODDD21.FPGADDDDDDDDDDDLAB1DDDDDDDDDDDDDDDDDDDDDDDDDDDDDI/ODDDPLLDDDDEDADDDDDDDDDDDDDD9.IPDDDDDDDDDDDDDDDDEDADDDDDDDDDDDDDDDDDDDASICUFPGADDDDDDDDDDDDDDDIPDDDDDIPDDDIPDDIPDDIPD22.DDDDDDDDDDin1Din2Din3DDDDDoutUDDDDDDDalwaysODDDDDDDDalways@(inl,in2,in3);DDDDDDDDDDclkDDDDDDDDDDDDDDDDDrstODDDDDDDDalwaysDDDDDDDDDDalways@(posedgeclk)D23.DDDDDDDDDDDDDDDDDDDDDDDDDDmytast(f,g,m,n,p)Dtaskmytast;DDDDDDDDDDDDoutputx,y;inputa,b,c;DD.mDDaDnDDbDpDDcDxDDfDendtask24.if(a)out1<=int1;elseout1<=int2;25.4Db1001<<2=4DbOlOODa=DDout1〈二int1a=4Dout1<=int226.DDDDDDD6D7D11D1moduleM(DD);2inputDD.J3outputDDD4rega,bDDD5always@(DD..)6assignf=c&d;7always@(DD..)8begin9a=DD.D1Ob=DD.Dend1muxmux1ou5DendmoduleinO,in1);27.DEDADDDDDDDDDDDDDDDDDD28.DDDDDDD29.DDDDD3O.31.32.bl001〉〉2=4DCPLDDFPGAUDDEDADDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD33DDDDDDDD34DEDADDDDDD35DDDDDDDDDDDDDDDDDDDDb0010D9D10DDDDDPLDDDDDDDDASICDDDDDDDDDDDDDDDDDDDALteraDXilinxDDDDDDDDDDDDDDDDDDD=DDDDDDDDDD<=DDDDDDMooreDMealyDDDDD(ElectronicDesignAutomation)DDDDDDDDDDDDDDDDDDDVerilogHDL36DVerilogHDLDDDDDDD37DDDDDDDDDDDDDDDDDDDDDDDDD$DDDDDDDDDDDD38DDDDDDDDDDDDDDDDDDDDDDDDDDDD39DDDDDDDDDDDDDDIPDDDIPDDIPDDIPDD.DDD1.DDDDDDDDDDDDDDDDDDDDDDHDLDDDDDDDDDDHDLDDDDDDDDRTLDDDDDRTLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD(ODDDDDDDDDDDDDDD)DDDDDDDDDDDDDDDDDD2.DDEDADDDDDDDDDDDD:a.ODDb.DDDDDDc.ODDd.DDDDDHDLDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD3.DDDDDDDDDDDDDDDalways@DDDDDDDDDDVerilogDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD(a.DDDDDD(*)DDDDDDalways@*DDDDDDDDDDDDDDDDDDDDDDD)DDDDDDDDDDDDDDDDDDDDDDDDDDDDODDDDDDDDDDorDDDDDDDDDb.DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDc.DDDDDDDDDDDDDDD-DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD4.DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDODDDDDDDDDDDDDDDDDDDDDDDDVerilogDDDDDIP叮ODDFPGADDDDDDDD5.DDDDDDDDDDDDDDDDDDDDDDDDnon-blocking)DDDD(b<=a)DbDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDaDDD,DDDDDDDDDDDDDDDDDDDDDDDDDDDblocking)UMU(b=a)DbDDDDDDDDDaDDDDD...
