-8-电子与封装第10卷第9期一种DSP用数模混合型锁相环设计王澧，王一竹（中国电子科技集团公司第58研究所，江苏无锡214035）摘要：提出了一种用于DSP的高性能低噪声高速电荷泵锁相环电路。其鉴频鉴相器模块具有高速、无死区等特点；电荷泵模块在提高开关速度的基础上改进了拓扑结构，使充放电电流的路径深度相同，更好地实现了匹配。为了达到宽调谐范围的目的，电荷泵模块采用1.8V电源电压，而压控振荡器模块采用3.3V，这样可充分利用电荷泵的输出电压范围实现宽调谐。电路设计基于0.18μm1P6MCMOS工艺，结果表明，锁相环电路功耗为34mW，中心频率100MHz，频率输出范围50MHz~400MHz，各项性能满足设计指标要求，并使芯片噪声、速度和功耗最优。各模块电路可应用于其他相应的功能电路，对相关领域的设计具有一定的参考意义。关键词：锁相环；DSP；压控振荡器；电荷泵中图分类号：TN402文献标识码：A文章编号：1681-1070（2010）09-0008-06ADigital-analogyMixedPLLDesignforDSPWANGLi,WANGYi-zhu（ChinaElectronicTechnologyGroupCorporationNo.58ResearchInstitute,Wuxi214035,China）Abstract:Ahighspeed,lowpowerphase-lockedloop(PLL)isdesignedforDSP.Apre-chargemodewasusedinphase/frequencydetectortorealizehighspeedanddeadzonefree,etc.Thetopologyofthecircuitwasalsoenhancedtoequalizethedepthsofchargeanddischargecurrents,whichimprovedthecircuitmatching.InordertoexpandthetuningrangeofthePLL,a1.8Vpowersupplywasusedinthechargepumpmodule,whilea3.3VpowersupplywasusedforVCOmodule.Thiscircuitwasimplementedina0.18μm1P6MCMOStechnology,resultsshowedthatthePLLoperatedinthefrequencyrangebetween50MHzand400MHz.Theresearchnotonlysatisfiedtheneedsofpresentwork,butalsosuppliesaworthfultheoryforPLLdesigninfuture.Keywords:phaselockedloop(PLL);DSP;voltagecontrolledoscillator(VCO);chargepump收稿日期：2010-05-22第10卷，第9期Vol.10，No.9电子与封装ELECTRONICS&PACKAGING总第89期2010年9月电路设计1锁相环基本原理锁相环（PLL）在众多技术领域得到了广泛应用，其主要用来做频率合成和时钟数据的恢复电路等[1]。电荷泵锁相环和传统的电压鉴相器锁相环相比，具有无限的捕捉范围和零稳态相位误差等优点。除此之外，电荷泵锁相环还允许使用无源滤波器，无源滤波器成本低廉，不会像有源器件那样增加噪声[2]。锁相环设计难度主要是稳定性和输出频率，而且锁相环的性能与具体的实现工艺关系比较密切。由于采用SMIC0.18μm工艺，其稳定性较高，输出频率满足160MHz的工作要求。目前使用的锁相环主要分为数模混合型锁相环（Mixed-PLL）和全数字锁相环（ADPLL）。本次设计-9-第10卷第9期王澧，王一竹：一种DSP用数模混合型锁相环设计采用的是电荷泵锁相环（CPPLL），由鉴相器/鉴频鉴相器（PhaseDetector/PhaseFrequencyDetector，PD/PFD）、电荷泵（ChargePump）、低通滤波器（LowPassFilter，LPF）、压控振荡器（VoltageControlledOscillator，VCO）和分频器5部分组成。电荷泵锁相环实际上是由PFD和CP一起来完成鉴相功能，故又将此组合称为电荷泵鉴相器。将CP和LPF划在一起描述，基本结构如图1所示，输出为输入的N倍频。图1电荷泵型锁相环的基本结构表1锁相环输出时钟模式锁相环是一个反馈系统。鉴相器比较输入信号A和B的相位，得到相位误差再去控制VCO的振荡频率，直到相位对齐为止。鉴相器输出由直流分量（希望的）和高频分量（不希望有的）组成，LPF用来滤除鉴相器输出的高频成分，仅把直流分量送到振荡器[3]。本次设计的锁相环分为数字部分和模拟部分，数字部分主要用来响应CPU发出的指令，控制时钟模式，模拟部分主要用来完成时钟倍频和相位跟踪。工作模式包括DIV模式、PLL模式和旁路模式。在DIV模式，锁相环的输出为时钟输入的直接2分频或4分频，这种模式只是通过简单的计数器来对时钟分频，不具备相位校正功能；在旁路模式，则将时钟输入直接连到锁相环的输出；PLL模式时输入时钟乘以0.25~15共31个因子中的一个，在PLL×N模式，鉴频鉴相器的...
