2014年PLD习题集(含参考答案)数字系统设计VIP专享VIP免费

第1章习题1.1名词解释PROMCPLDFPGAASICJTAG边界扫描FPGA/CPLD编程与配置逻辑综合PALEDAGALIP-COREISPASICRTLFPGASOPCCPLDIP-CORESOC和SOPCEDA/CAD1.2现代EDA技术的特点有哪些？采用HDL描述、自顶向下、开放标准、具有完备设计库1.3什么是Top-down设计方式？（P4）1.4数字系统的实现方式有哪些？各有什么优缺点？74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、调试仿真方便，开发费用低，但单位成本较高，适合小批量应用专用集成电路设计：设计掩模成本高，适合大批量应用1.5什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？（P5）IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC设计提供开发基础、和开发平台。1.6用硬件描述语言设计数字电路有什么优势？优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关。1.8基于FPGA/CPLD的数字系统设计流程包括哪些步骤？（P8图1.7）1.9什么是综合？常用的综合工具有哪些？HDLRTL门级网表的描述转换过程ALTERA:MAX-PLUSII，Quartus,Xilinx:ISE,Lattice:ispLERVER1.10功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1.11数字逻辑设计描述分哪几个层级，各有什么特点。1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。可表示为布尔代数方程，由乘积项的和表示1.13FPGA与CPLD在实现方式或内部结构上的主要区别查表、与或阵列1.14VerilogHDL与计算机程序设计语言主要区别（描述并行电路行为或结构、描述的串行指令流）1.15简述“逻辑综合”功能作用。1.16数字系统描述有哪些层级，各有什么特点，用硬件描述语言设计数字电路有什么优势？第2章习题2.1从器件的或阵列编程结构角度看，PROM、PLA、PAL、GAL在结构上有什么区别？2.2说明PAL、GAL的输出单元有何特点，它怎样实现可编程组合电路和时序电路？PAL、GAL输出单元都有一个触发器，实现组合逻辑时触发器被旁路掉，实现时序单路是则从触发器输出信号。2.3简述基于乘积项的可编程逻辑器件的结构特点？PAL、GAL是乘积项可编程，或阵列固定的PLD器件，送到或门的乘积项是固定的，大大简化了器件设计算法2.4基于查找表的可编程逻辑结构的原理是什么？P31文字解释2.5基于乘积项和基于查找表的结构各有什么优缺点？基于乘积项的适合用于设计一些逻辑型电路、电路规模较小而基于查找表结构适合设计数据型电路，电路规模较大，用于逻辑型电路设计会有延时不确定等问题。2.6CPLD和FPGA在结构上有什么明显的区别，各有什么特点？CPLD是基于乘积项可编程的，适合用于设计一些逻辑型电路、电路规模较小FPGA是基于查表的，适合设计数据型大规模系统2.7FPGA器件中的存储器块有何作用？FPGA存储器用于存储每种逻辑输入对应的需要输出逻辑真值表。2.8简要说明JTAG边界扫描概念及作用。2.9简述FPGA配置、CPLD编程概念及其异同点。第3章习题3-1基于QuartusII软件，用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。3-2基于QuartusII软件，用7490设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。设计过程如下：（1）先用QuartusII的原理图输入方式，用7490连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；（2）将7490连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件；（3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。（4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。3-3基于QuartusII软件，用74161设计一个模99的计数器，个位和十位都采用8421BCD码的编码方式设计，分别用置0和置1两种方法实现，完成原理图设计输入、编译、仿真和下载整个过程。3-4基于QuartusII软件，用7490设计一个模71计数器，个位和十位都采用8421BCD码...