题目：设计数字电子钟专业：电子信息工程姓名：石常兴指导老师：时间：2006数字钟的设计设计任务与要求一、基本要求1、设计一台能准确计时，以数字形式显示时、分、秒的时间,要求24小时为一计时周期。2、当电路发生走时误差时，要求电路具有校时功能。3、要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。二、设计内容1．电路各部分的组成及工作原理。2．元器件的选取及其电路图和功能。3．电路各部分的调试方法。本电路主要采用中规模CMOS集成电路CC4000系列组成数字钟的组成和基本工作原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时功能。因此，一个基本的数字钟电路主要由五部分组成。如图所示：一、晶体振荡器晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用与门电路或555定时器构成的多谐振荡器作为时间标准信号源。二、计数器有了时间标准“秒”信号后，就可以根据60秒为1分、60分为1小时、24小时为1天的计数周期，分别组成两个六十进制(秒、分)、一个二十四进制(时)的计数器。将这些计数器适当连接，就可以构成秒、分、时的计数，实现计时功能。三、译码和数码显示电路译码和数码显示电路是将数字钟的计时状态直观清晰地反映出来，被人们的视觉器官所接受。显示器件选用LED七段数码管。在译码显示电路输出信号的驱动下，显示出清晰、直观的数字符号。四、校时电路实际的数字钟电路由于秒信号的精确性和稳定性不可能做到完全(绝对)准确无误，加之电路中其它原因，数字钟总会产生走时误差的现象。因此，电路中就应该有校准时间功能的电路。五、报时电路当数字钟显示整点时，应能报时。要求当数字钟的“分”和“秒”计数器计到59分54秒时，驱动音响电路，每次叫声的时间持续1秒，5秒钟内自动发出六声呜叫，且前五声低，最后一声高，正好报整点。设计步骤与方法一、振荡电路振荡器是数字钟的心脏，它是产生时间标准“秒”信号的电路。为了制作简便，在精度要求不高的条件下，本系统中的振荡电路选用CD4060计数器和CD4027双J-K触发器，经14级二进制串行计数/分频器分频，得到一秒钟的时钟脉冲，二、计数器数字钟的“秒”、“分”信号产生电路都是由六十进制计数器构成，“时”信号产生电路为二十四进制计数器。它们都可以用两个“可予制四位二进制异步清除”计数器来实现。利用74LS161芯片的预置数功能，也可以构成不同进制的计数器。因为一片74LS161内含有一个四位二进制异步清除计数器，因此需用两片74LS161就可以构成六十进制或二十四进制计数器了。集成电路74LS161芯片的电路其中CP为时钟脉冲输入端，D0、D1、D2、D3为预置数输入端，为置数控制端，为异步复位端，（如图）二者均为低电平有效；Q0、Q1、Q2、Q3为计数器的输出端。三、译码显示电路当数字钟的计数器在CP脉冲作用下，按60秒为1分、60分为1小时，‘24小时为1天的计数规律计数时，就应将其状态显示成清晰的数字符号。这就需要将计数器的状态进行译码并将其显示出来。我们选用的计数器全部是二-十进制集成片，“秒”、“分”、“时”的个位和十位的状态分别由集成片中的四个触发器的输出状态来反映的。每组(四个)．输出的计数状态都按BCD代码以高低电平来表现。因此，需经译码电路将计数器输出的BCD代码变成能驱动七段数码显示器的工作信号。译码显示电路选用BCD-7段锁存译码／驱动器CC4511。七段显示数码管的外部引线排列见图7(a)、(b)。现以60进制“秒”计时电路为例，将计数器、译码显示器和显示数码管连在一起，其电路示意图见图8。四、校时电路当时钟指示不准或停摆时，就需要校准时间(或称对表)。校准的方法很多，常用的有“快速校时法”。现在以“分计时器”的校时电路为例，简要说明它的校时原理，见图9。与非门1，2构成的双稳态触发器，可以将1Hz的“秒”信号和“秒计数器的进位信号”送至“分计数器的CP端”。两个信号中究竟选哪个送入由开关K控制，它的工作过程是这样的：当...
