VerilogHDL复习题VIP免费

聂雄题型介绍： 一、选择题（每小题2 分，共20 分） 1.在verilog 中，下列语句哪个不是分支语句？（ d ）161 (A) if-else (B) case (C) casez (D) repeat 循环 2．下列哪些的不属于基本门级元件（ d ）136 (A) nand (B) nor (C) and (D) RAM 3．已知 “a =1b’1; b=3b'001;”那么{a,b}＝（ c ）120 131 (A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101 …………其它略………. 二、填空题（每小题2 分，共10 分） 1. 完整的条件语句将产生 组合 电路，不完整的条件语句将产生 时序 电路。 2. 阻塞性赋值符号为 = ，非阻塞性赋值符号为 《= 。 …………其它略………. 三、简答题：（每小题5 分，共20 分） 1. 结构化描述可以通过哪几种方式进行结构建模？（5 分）117 2. FPGA 芯片主流的生产厂家有哪3 家？每个厂家列举 2 个型号芯片，并说明它所具有的逻辑门数量和 IO 端口数量。（5 分） …………其它略………. 五、 阅读程序并填空（每小题5 分，共10 分） 1. Verilog 代码如下： module INST2 (yout , addr); output [7:0] yout; input [2:0] addr; assign yout[0] = ((~addr[2]) & (~addr[1]) & (~addr[0])); assign yout[1] = ((~addr[2]) & (~addr[1]) & (addr[0])); assign yout[2] = ((~addr[2]) & (addr[1]) & (~addr[0])); assign yout[3] = ((~addr[2]) & (addr[1]) & (addr[0])); assign yout[4] = ((addr[2]) & (~addr[1]) & (~addr[0])); assign yout[5] = ((addr[2]) & (~addr[1]) & (addr[0])); assign yout[6] = ((addr[2]) & (addr[1]) & (~addr[0])); assign yout[7] = ((addr[2]) & (addr[1]) & (addr[0])); endmodule 该元件的功能是：____________3-8 译码器高电平有效 141__________(8 分) Assign 语句属于_______________116__________（并行语句，顺序语句）。（2 分） …………其它略………. 六、设计题（每小题10 分，共40 分） 1. 使用 Verilog 语言，设计一个带有异步复位控制端的100 进制计数器。（10 分）186 2. 基于Verilog 语言设计一个8 选一数据选择器，写出 Verilog 代码。（10 分）180 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; ...