1． 声 明 一 个 名 为 oscillate 的 寄 存 器 变 量 并 将 它 初 始 化 为 0。使其每 30 个 时间单位进行一 次取反操作。不要使用 always 语句。提示：使用 forever 循环。 答：代码如下： reg oscillate; initial begin oscillate<=0; forever #30 oscillate<=~oscillate; end 2． 设计一 个 周期为 40 个 时间单位的 时钟信号，其占空比为 25%。使用 always 和 initial 块进行设计。将 其在仿真 0 时刻的 值初 始 化 为 0。 答：代码如下： reg clock; initial clock<=0; always begin #30 clock<=1; #10 clock<=0; end 3． 给定下面含有阻塞过程赋值语句的initial 块。每条语句在什么仿真时刻开始 执行？a，b，c和 d 在仿真过程中的 中间值和仿真结束时的 值是什么？ 答：仿真输出结果： 4． 在第 3 题中，如果 initial 块中包括的 是非阻塞过程赋值语句，那么各个 问题的 答案是什么？ 答： 第 7 章 行 为 级 建 模 7 9 最终d 没有输出，因为d<= #20 {a,b,c} ;语句执行的是先将a，b，c 取值存储，在20 个时间单位后将存储的值赋给d，因为b，c 在初始时刻没有值，所以d 值也是不确定的。 5． 指 出 在 下 面 的 Verilog 代 码 中 各 条 语 句 的 执 行 顺 序 。其中 是否含有不确定的 执 行 顺 序 ？a，b，c 和 d 的 最终值是什么？ 答：先执行a=1’b0,b=1’b1,然后执行#0 c=b,#0 d=a,执行顺序不确定，最终输出结果 a=0,b=1,c=1,d=0. 6． 在 下 面 的 例子中 ，d 的 最终值是什么？ 答：仿真输出 波形如下 ，最终输出 结果 d=1。0 时刻 b|c 的 值是 1，在 25 个时间刻度后赋给 d。 7． 使用带有同步清零端的 D 触发器（清零端高电平有效，在 时钟下 降沿执 行 清零操作）设计一个下 降沿触发的 D 触发器，只能使用行 为 语 句 。提示：D 触发器的 输出 q 应当声明为 寄存器变量。使用设计出 的 D 触发器输出 一个周期为 10 个时间单位的 时钟信号。 答：第 七题和第 八题参见 chapter7.v 8． 使用带有异步清零端的D 触发器设计第 7 题中 要求的 D 触发器（在 清零端变为 高电平后立即执 行 清零操作，无需等待下 一个时钟下 降沿），并对这个 D 触发器进行 测试。 Verilog HDL 数 字 设 计 与 综 合 （...
