第4 节 Verilog HDL 语言的描述语句 Verilog HDL 描述语句 2.4.1 结构描述形式 通过实例进行描述的方法，将Verilog HDL 预先定义的基本单元实例嵌入到代码中，监控实例的输入。Verilog HDL 中定义了 26 个有关门级的关键字，比较常用的有 8 个。在实际工程中，简单的逻辑电路由逻辑门和开关组成，通过门元语可以直观地描述其结构。 基本的门类型关键字如下所述： and nand nor or xor xnor buf not Verilog HDL 支持的基本逻辑部件是由该基本逻辑器件的原语提供的。其调用格式为： 门类型 <实例名> (输出，输入1，输入2，……,输入N) 例如，nand na01(na_out, a, b, c ); 表示一个名字为 na01 的与非门，输出为 na_out，输入为 a, b, c。 例2-5 一个简单的全加器例子： module ADD(A, B, Cin, Sum, Cout); input A, B, Cin; output Sum, Cout; // 声明变量 wire S1, T1, T2, T3; xor X1 (S1, A, B), X2 (Sum, S1, Cin); and A1 (T3, A, B), A2 (T2, B, Cin), A3 (T1, A, Cin); or O1 (Cout, T1, T2, T3); endmodule 在这一实例中，模块包含门的实例语句，也就是包含内置门xor、and 和 or 的实例语句。门实例由线网型变量 S1、T1、T2 和 T3 互连。由于未指定顺序，门实例语句可以以任何顺序出现。 门级描述本质上也是一种结构网表。在实际中的使用方式为：先使用门逻辑构成常用的触发器、选择器、加法器等模块，再利用已经设计的模块构成更高一层的模块，依次重复几次，便可以构成一些结构复杂的电路。其缺点是：不易管理，难度较大且需要一定的资源积累。 2.4.2 数据流描述形式 数据流型描述一般都采用 assign 连续赋值语句来实现，主要用于实现组合功能。连续赋值语句右边所有的变量受持续监控，只要这些变量有一个发生变化，整个表达式被重新赋值给左端。这种方法只能用于实现组合逻辑电路。其格式如下： assign L_s = R_s; 例2-6 一个利用数据流描述的移位器 module mlshift2(a, b); input a; output b; assign b = a<<2; endmodule 在上述模块中，只要 a 的值发生变化，b 就会被重新赋值，所赋值为 a 左移两位后的值。 2.4.3 行为描述形式 行为型描述主要包括过程结构、语句块、时序控制、流控制等 4 个方面，主要用于时序逻辑功能的实现。 1．过程结构 过...
