利用 DC 进行综合设计 (2012-03-25 17:45:10) 转载▼ 标签： dc 综合 杂谈 DC 的综合术语用于设计的AS IC 的EDA 工具往往是一套很复杂的软件，包括大量的工具和文档。同时，每个公司都有自己的一套术... 一、预备知识 1.1、DC 的综合术语 用于设计的 ASIC 的 EDA 工具往往是一套很复杂的软件，包括大量的工具和文档。同时，每个公司都有自己的一套术语。只有理解了这些术语的含义才能很好的掌握这些工艺。 1 设计和设计对象 设计是实现一定逻辑功能的电路的描述。 设计对象就是在设计中被 DC 命令、属性和约束操作或控制的对象。常用的设计中包括元件、网络、端口、引脚和时钟。另外，一个设计可能包括某个相同子设计或库元件的多个例化。这时候被例化的设计或库元件称作参考。 在一个设计中查找某个对象的命令：find，这是在 DC 命令中很常用的命令。如： 列出当前设计的所有端口（ports）:Dc_shell>findport OR find(port,”*”) 列出所有包含”DW”字母的元件：dc_shell>find (cell,”*DW*”) 列出 cba_core 库中的 AN2 门的所有接脚：dc_shell>find(pin,cba_core/AN2 Read –format vhdl ./src/rtl/timer_tugw.vhd Read –format vhdl ./src/rtl/test_top.vhd Check_error –v If(dc_shell_status= =1){exit 1} Current_design test_top Link Check_error –v If(dc_shell_status= =1){exit 1} Include pass0/constraint/test_top.con Check_error –v If(dc_shell_status= =1){exit 1} Set_max_area 0.0000 Set_flatten false Echo”***doing full compile for the partition ‘test_top’***” Sh date; Compile –map_effort medium Check_error –v If(dc_shell_status= =1){exit 1} Sh date; Check_design Compile_top_acs_partion=ture Compile_top_all_paths=true Echo”***doing boundary compile for the partition ‘test_top’***” Sh date; Compile –top Uniquify Check_error –v If(dc_shell_status= =1){exit 1} Sh date; Current_design test_top Write –format db –hierarchy –output pass0/db/test_top.db Write –format verilog –hierarchy –output pass0/db/test_top.v Write –format vhdl –hierarchy –output pass0/db/test_top.vhd Report_timing> pass0/report/...
