下载后可任意编辑第七章时钟和功率管理概述时钟和功率管理模块由三部分组成：时钟控制，USB 控制和功率控制。S3C2410A 的时钟控制逻辑能够产生系统所需要的时钟，包括 CPU 的FCLK，AHB 总线接口的 HCLK，和 APB 总线接口的 PCLK。S3C2410A 有两个PLL，一个用于 FCLK,HCLK,PCLK，另一个用于 USB 模块（48MHZ）。时钟控制逻辑能够由软件控制不将 PLL 连接到各接口模块以降低处理器时钟频率，从而降低功耗。S3C2410A 有各种针对不同任务提供的最佳功率管理策略，功率管理模块能够使系统工作在如下 4 种模式：正常模式，低速模式，空闲模式和掉电模式。正常模式：功率管理模块向 CPU 和所有外设提供时钟。这种模式下，当所有外设都开启时，系统功耗将达到最大。用户可以通过软件控制各种外设的开关。例如，假如不需要定时器，用户可以将定时器时钟断开以降低功耗。低速模式：没有 PLL 的模式。与正常模式不同，低速模式直接使用外部时钟（XTIpll 或者 EXTCLK）作为 FCLK，这种模式下，功耗仅由外部时钟决定。空闲模式：功率管理模块仅关掉 FCLK，而继续提供时钟给其他外设。空闲模式可以减少由于 CPU 核心产生的功耗。任何中断请求都可以将 CPU 从中断模式唤醒。掉电模式：功率管理模块断开内部电源。因此 CPU 和除唤醒逻辑单元以外的外设都不会产生功耗。要执行掉电模式需要有两个独立的电源，其中一个给唤醒逻辑单元供电，另一个给包括 CPU 在内的其他模块供电。在掉电模式下，第二个电源将被关掉。掉电模式可以由外部中断 EINT[15:0]或 RTC 唤醒。功能描述时钟结构图 7-1 描述了时钟架构的方块图。主时钟源由一个外部晶振或者外部时钟产生。时钟发生器包括连接到一个外部晶振的振荡器和两个 PLL（MPLL 和 UPLL）用于产生系统所需的高频时钟。时钟源选择表 7-1 描述了模式控制引脚(OM3 和 OM2)和选择时钟源之间的对应关系。OM[3:2]的状态由 OM3 和 OM2 引脚的状态在 nRESET 的上升沿锁存得到。 注意：1、尽管 MPLL 在系统复位的时候就开始产生，但是只有有效的设置号MPLLCON 寄存器后才能用于系统时钟。在此之前，外部时钟将直接作为系统时钟。即使不需要改变 MPLLCON 寄存器的初值，也必须将同样的值写入寄存器。2、当 OM[1:0]为 11 时，OM[3:2]用于决定一种测试模式。下载后可任意编辑锁相环 PLL位于时钟信号发生器的内部 MPLL 用于将输出信号和相关输入信号在相位和频率上同步起...
