FPGA 设计优化及方案改进 此外，我们应当清楚速度优化与面积优化在 FPGA 设计中占有重要地位。对于大多数数字系统设计而言，速度常常是第一要求，但 FPGA 结构特性、综合工具性能、系统电路构成、PCB制版情况及 HDL 代码表述都会对工作速度产生重要影响。我们通过在电路结构设计中采纳设计、寄存器配平、关键路径法可以进行速度优化。 (1)流水线设计 流水线(Pipelining)技术在速度优化中相当流行，它能显著提高系统设计的运行速度上限，在现代微、数字信号处理器、MCU、高速数字系统设计中都离不开流水线技术。图 4 与图 5 是流水线设计的'典型图示，其中图 4 未使用流水线设计，图 5 采纳了 2 级流水线设计，在设计中将延时较大的组合逻辑块切割成两块延时大致相等的组合逻辑块，并在这两个逻辑块中插入了触发器，即满足以下关系式：Ta=T1+T2，T1T2。通过分析可知 ， 图 4 中 Fmax1/Ta; 图 5 中 流 水 线 第 1 级 最 高 工 作 频 率Fmax11/T1，流水线第 2 级最高工作频率 Fmax21/T21/T1，总设计最高频率为 FmaxFmax1Fmax21/T1，因此图 5 设计速度较图 4提升了近一倍。 (2)寄存器配平(Register Balancing) 寄存器配平是通过配平寄存器之间的组合延时逻辑块来实现速度优化，两个组合逻辑块延时差别过大，导致设计总体工作频率 Fmax 取决于 T1，即最大的延时模块，从而使设计整体性能受限。通过对图 7 设计进行改进，将延时较大的组合逻辑 1的部分逻辑转移到组合逻辑 2 中，成为图 8 结构，以减小延时T1，使 t1t2，且满足 T1+T2=t1+t2。寄存器配平后的图 8 结构中 Fmax1/t11/T1，从而提高了设计速度。 (3)关键路径法 关键路径是指设计中从输入到输出经过的延时最长的逻辑路径，优化关键路径是提高设计工作速度的有效方法。图 9 中Td1Td2，Td1Td3，关键路径为延时 Td1 的模块，由于从输入到输出的延时取决于延时最长路径，而与其他延时较小的路径无关，因此减少 Td1 则能改善输入到输出的总延时。 在优化设计过程中关键路径法可反复使用，直到不可能减少关键路径延时为止。许多 EDA 开发工具都提供时序分析器可以帮助找到延时最长的关键路径，以便设计者改进设计。对于结构固定的设计，关键路径法是进行速度优化的首选方法，可与其他方法配合使用。 在 FPGA 设计中，面积优化实质上就是资源利用优化，面积优化有多种实现方法，诸如资源共享、逻辑优化、串行化，其中...
