北航电子电路设计数字部分实验报告

北航电子电路设计数字部分实验报告电子电路设计数字部分实验报告学院：姓名：实验一简单组合逻辑设计实验内容描述一个可综合的数据比较器， 比较数据 a、b 的大小，若相同，则给出结果 1,否则给出结果 0。实验仿真结果实验代码主程序 modulecompare(equal,a,b);input[7:0]a,b;outputequal;assigneq ual=(a>b)?1:0;endmodule 测试程序 modulet;reg[7:0]a,b;regclock,k;wireequal;initialbegina=0;b= 0;clock=0;k=0;endalways#50clock= clock;always@(posedgeclock )begina[0] = {$random}%2;a[1] = {$random}%2;a [2] = {$random}%2;a[ 3] = {$random}%2;a[4] = {$random}%2;a[5] = {$random}%2;a[6] = {$ran dom}%2;a[7] = {$random}%2;b[0] = {$random}%2;b[1] = {$random}%2;b =⑵ {$random}%2;b[3] = {$random}%2;b[4] = {$random}%2;b[5] = {$ra ndom}%2;b[6] = {$random}%2;b[7] = {$random}%2;endinitialbegin#1 0$stop;endcomparem(.equal(equal),.a(a),.b(b));endmodule 实 验 二简单分频时序逻辑电路的设计实验内容用 always 块和 @(posedgeclk)或@(negedgeclk)的结构表述一个 1/2 分频器的可综 合模型，观察时序仿真结果。实验仿真结果实验代码主程序modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outp utclk_out;regclk_out;always@(negedgeclk_in)beginif(!reset)c lk_out=0;elseclk_out= clk_out;endendmodule 测试程序 'timescale1ns/1ps'defineclk_cycle50moduletop;regclk,reset ;wireclk_out;always#'clk_cycleclk= clk;initialbeginclk=0;re set=1;#10reset=0;#110reset=1;#10$stop;endhalf — clkm0(.re set(reset),.clk_in(clk),.clk_out(clk_out));endmodule 实验三利用条件语句实现计数分频时序电路实验内容利用 10MHz 的时钟， 设计一个单周期形状的周期波形。实验仿真结果实验代码主程序modulefdivision(RESET,F10M,out);inputF10M,RESET;outputout;r egout;reg[7:0]i;always@(posedgeF10M)if(!RESET)beginout<=0;i <=0;endelseif(i==2||i==3)beginout= out;i<=i+1;endelseif(i== 5)i<=1;elsei<=i+1;endmodule 测试程序'timescale1ns/1psmoduledivision_top;regF10M,RESET;wireout ;always#50F10M=~F10M;initialbeginRESET=1;F10M=0;#90RESET=0;#1RESET=1;#1$stop;endfdivisionfdivision(.RESET(RESET) ,.F10M(F10M),.out(ou...