山西大同大学EDA 技术复习题 2025(47页)Good is good, but better carries it.精益求精，善益求善。一、 选择题：1、 以下关于信号和变量的描述中错误的是( )A. 信号是描述硬件系统的基本数据对象，它的性质类似于连接线B. 信号的定义范围是结构体、进程C. 除了没有方向说明以外，信号与实体的端口概念是一致的D. 在进程中不能将变量列入敏感信号列表中2、 以下关于状态机的描述中正确的是( )A. Moore 型状态机其输出是当前状态和所有输入的函数B. 与 Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C. Mealy 型状态机其输出是当前状态的函数D. 以上都不对3、 下列标识符中，( )是不合法的标识符。A. PP0B. END C. Not_AckD. sig4、 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是( )。A. CPLD 即是现场可编程逻辑器件的英文简称B. CPLD 是基于查找表结构的可编程逻辑器件C. 早期的 CPLD 是从 GAL 的结构扩展而来D. 在 Altera 公司生产的器件中，FLEX10K 系列属 CPLD 结构5、 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，( )是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）6、 嵌套使用 IF 语句，其综合结果可实现( )。A. 带优先级且条件相与的逻辑电路 B. 条件相或的逻辑电路C. 三态控制电路 D. 双向控制电路7、 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是( )。A. if clk'event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D. if clk’stable and not clk = ‘1’ then8、 下列那个流程是正确的基于 EDA 软件的 FPGA / CPLD 设计流程 A. 原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL 文本输入...
