基于 FPGA 和 SoC 单片机 高速数据采集系统设计一．选题背景及意义 伴随信息技术飞速进展，多种数据实时采集和处理在现代工业控制和科学讨论中已成为必不可少部分。高速数据采集系统在自动测试、生产控制、通信、信号处理等领域占有极其关键地位。伴随 SoC 单片机快速进展，现在已经能够将采集多路模拟信号 A/D 转换子系统和 CPU 核集成在一片芯片上，使整个数据采集系统几乎能够单芯片实现，从而使数据采集系统体积小，性价比高。FPGA为实现高速数据采集提供了一个理想实现路径。利用 FPGA 高速性能和本身集成几万个逻辑门和嵌入式存放器块，把数据采集系统中数据缓存和控制电路全部集成在一片 FPGA 芯片中，大大减小了系统体积，提升了灵活性。FPGA 还含有系统编程功效和功效强大 EDA 软件支持，使得系统含有升级轻易、开发周期短等优点。二．设计要求 设计一高速数据采集系统，系统框图图 1-1 所表示。输入模拟信号为频率200KHz、Vpp=0.5V 正弦信号。采样频率设定为 25MHz。经过按键开启一次数据采集，每次连续采集 128 点数据，单片机读取 128 点数据后在 LCD 模块上回放显示信号波形。 图 1-1 高速数据采集原理框图三．整体方案设计高速数据采集系统实行图 3-1 设计方案。高速数据采集系统由单片机最小系统、FPGA 最小系统和模拟量输入通道三部分组成。输入正弦信号经过调理电路后送高速 A/D 转换器，高速 A/D 转换器以 25MHz 频率采样模拟信号，输出数字量依次存入 FPGA 内部 FIFO 存放器中，并将 128 字节数据在 LCD 模块回放显示。 图 3-1 高速数据采集系统设计方案四．硬件电路设计1.模拟量输入通道设计模拟量输入通道由高速 A/D 转换器和信号调理电路组成。信号调理电路将模拟信号放大、滤波、直流电平位移，以满足 A/D 转换器对模拟输入信号要求。2.高速 A/D 转换电路设计五．FPGA 模块设计本设计数据缓冲电路实行 FIFO 存放器。FIFO 数据缓冲电路原理图 5-1。 图 5-1 FIFO 数据缓冲电路原理FIFO 写端口数据线和 ADS931 数据线直接相连，FIFO 写时钟和 ADS931 实行同一时钟信号 CLK0。FIFO 读端口和单片机并行总线相连，数据输出端口加了三态缓冲器。地址译码器片选信号和读信号相或非后作为 FIFO 读时钟电路和三态缓冲使能信号。FIFO 数据顶层原理图图 5-2。 图 5-2 FIFO 数据顶层原理图六．F360 单片机模块设计主程序完成 C8051F360 单片机...
