Actel FPGA静态时序分析VIP免费

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。2.应用背景静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。3.理论分析3.1静态时序分析的理论基础知识在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。图3.1libero静态时序分析报告3.1.1固定参数launchedge、latchedge、Tsu、Th、Tco概念1.launchedge时序分析起点（launchedge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。2.latchedge时序分析终点（latchedge）：数据锁存的时钟边沿，也是静态时序分析的终点。3.ClockSetupTime(Tsu)建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示：图3.2建立时间图解4.ClockHoldTime(Th)保持时间（Th）：是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示：图3.3保持时间图解5.Clock-to-OutputDelay（tco）数据输出延时（Tco）：这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。3.1.2Clockskew时钟偏斜（clockskew）：是指一个时钟源到达两个不同寄存器时钟端的时间偏移，如图3.4所示：图3.4时钟偏斜时钟偏斜计算公式如下：Tskew=Tclk2-Tclk1（公式3-1）3.1.3DataArrivalTime数据到达时间（DataArrivalTime）：输入数据在有效时钟沿后到达所需要的时间。主要分为三部分：时钟到达寄存器时间（Tclk1），寄存器输出延时（Tco）和数据传输延时（Tdata），如图3.5所示图3.5数据到达时间数据到达时间计算公式如下：DataArrivalTime=Launchedge+Tclk1+Tco+Tdata（公式3-2）3.1.4ClockArrivalTime时钟到达时间（ClockArrivalTime）：时钟从latch边沿到达锁存寄存器时钟输入端所消耗的时间为时钟到达时间，如图3.6所示图3.6时钟到达时间时钟到达时间计算公式如下：ClockArrivalTime=Lacthedge+Tclk2（公式3-3）3.1.5DataRequiredTime（setup/hold）数据需求时间（DataRequiredTime）：在时钟锁存的建立时间和保持时间之间数据必须稳定，从源时钟起点达到这种稳定状态需要的时间即为数据需求时间。如图3.7所示：图3.7数据需求时间（建立）数据需求时间计算公式如下：DataRequiredTime=ClockArrivalTime-Tsu（公式3-4）（保持）数据需求时间计算公式如下：DataRequiredTime=ClockArrivalTime+Th（公式3-5）3.1.6Setupslack建立时间余量（setupslack）：当数据需求时间大于数据到达时间时，就说时间有余量，Slack是表示设计是否满足时序的一个称谓。图3.8建立时间余量如图3.8所示，建立时间余量的计算公式如下：Setupslack=DataRequiredTime-DataArrivalTime（公式3-6）由公式可知，正的slack表示数据需求时间大于数据到达时间，满足时序（时序的余量），负的slack表示数据需求时间小于数据到达时间，不满足时序（时序的欠缺量）。3.1.7时钟最小周期时钟最小周期：系统时钟能运行的最高频率。1.当数据需求时间大于数据到达时间时，时钟具有余量；2.当数据需求时间小于数据到达时间时...