基于FPGA的32位除法器设计汇总VIP免费

目录摘要 ..................................................... 1 第 1 章 绪论 .............................................. 2 第 2 章 设计原理 .......................................... 3 2.1 除法运算分析 ...................................... 3 2.2 除法器算法的实现.................................. 3 2.2.1 除法器无符号数的除法. ......................... 3 2.2.2 除法器有符号数的除法. ......................... 3 第 3 章 软件介绍及设计过程................................ 4 3.1 Quartus II简介 . .................................. 4 3.2 程序设计过程 ..................................... 4 3.3 仿真结果 .......................................... 6 结论 ..................................................... 7 参考文献 ................................................. 8 附录 1 源程序 ............................................ 9 1 摘要介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现 32位除法器的设计方法。该除法器不仅可以实现有符号数运算，也可以实现无符号数的运算。除法器采用节省 FPGA逻辑资源的时序方式设计， 主要由移位、比较和减法三种操作构成。由于优化了程序结构， 因此程序浅显易懂， 算法简单，不需要分层次分模块进行。并使用 Altera 公司的 Quartus Ⅱ软件对该除法器进行编译、仿真，得到了完全正确的结果。关键词： FPGA；VHDL；除法器；减法；移位2 第1章 绪论EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 EDA 技术的出现， 极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 VHDL 是一种全方位的硬件描述语言， 包括系统行为级、 寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为 3 种描述形式的混合描述，因此 VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用 VHDL来完成。另外， VHDL还有以下优点： VHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心转移到了系统功能的实现...