Verilog复习题一、填空题1. 用 EDA 技术进行电子系统设计的目标是最终完成_ ASIC 的设计与实现。 2. 可编程器件分为 _CPLD_和__FPGA__ 。3. 随着 EDA 技术的不断完善与成熟，_自顶向下 _的设计方法更多的被应用于Verilog HDL 设计当中。4. 目前国际上较大的PLD 器件制造公司有_ALtera_ 和_Xilinx_ 公司。 5. 完整的条件语句将产生_组合 _电路，不完整的条件语句将产生_时序 _电路。 6. 阻塞性赋值符号为___=____ ，非阻塞性赋值符号为____<=_______ 。7．有限状态机分为__Moore__和 _Mealy_ 两种类型。8、EDA 缩写的含义为 _电子设计自动化 (Electronic Design Automation)_ 9．状态机常用状态编码有_二进制 _、_格雷码 _和_独热码 _。10． Verilog HDL中任务可以调用_其他任务 _和__函数 __。11．系统函数和任务函数的首字符标志为_$_，预编译指令首字符标志为__#__。12．可编程逻辑器件的优化过程主要是对___速度 ___和__资源 __的处理过程。13、大型数字逻辑电路设计采用的IP 核有 __软 IP__、__固 IP___和__硬 IP__。二、选择题1、已知“a =1b’1; b=3b'001; ”那么 {a,b} ＝（ C ） (A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101 2、在 verilog 中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat 3、Verilog HDL语言进行电路设计方法有哪几种（8 分）①自上而下的设计方法（Top-Down ）②自下而上的设计方法（Bottom-Up ）③综合设计的方法4、在 verilog 语言中， a=4b'1011，那么 &a= （D ）(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'0 5、在 verilog 语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。(A) 8 (B) 16 (C) 32 (D) 64 6、大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是 ___C____ 。 A．FPGA 全称为复杂可编程逻辑器件； B．FPGA 是基于乘积项结构的可编程逻辑器件； C．基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D．在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。 7. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化___B______ 。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键 ...
