实 验 报 告 SUN YAT-SEN UNIVERSITY 院（系） 信息科学与技术学院 学 号 14348XXX 班级 计科3 班 专 业 计算类 实验人 实验题目： 利用 msi 设计组合逻辑电路 2015 年 5 月 1 日 第 1 页，共 16 页 一、实验目的： 1． 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 2． 掌握用MSI设计的组合逻辑电路的方法。 3. 利用ISIS软件设计一个一元算术逻辑单元。 4. 了解Verilog HDl硬件描述语言。 二、实验仪器及器件： 1． 数字电路实验箱、数字万用表、示波器。 2． 器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1 3. 电脑，ISIS 7.1软件。 三、实验预习： 1． 复习常用组合逻辑电路工作原理和设计方法，及与之相应的MSI功能表及其使用方法。 2． 复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数据选择器实现组合逻辑电路。 3. 复兴计算机辅助电路反真软件ISIS 7.1。 四．实验原理： 中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它们的一些特点，我们也可以用它们来实现任意逻辑函数。 实 验 报 告 SUN YAT-SEN UNIVERSITY 院（系） 信息科学与技术学院 学 号 14348XXX 班级 计科3 班 专 业 计算类 实验人 实验题目： 利用 msi 设计组合逻辑电路 2015 年 5 月 1 日 第 2 页，共 16 页 1．用译码器现实组合逻辑电路 译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。如图（一）为3 线—8 线译码器。当附加控制门 GS 的输出为高电平(S=1)时，可由逻辑图写出。 从上式可看出。Y0—Y7 同时又是A2、A1、A0 这三个变量的全部最小项的译码输出。所以这种译码器也叫最小项译码器。如果将A2、A1、A0 当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。 例如用3 线-8 线译码器74LS138 实现全加器。列出真值表如表（一）所示。A、B 是加数与被加数，Cn是低位向本位的进位，S 为本位和，Cn+1 位是本位向高位的进位。由真值表可得全加器的最小项之和表达式。 令 74LS138 的输入A2=A、A1=B、A0=C，在其输出端附加两个与非门，按照上述全加器的逻辑函数式连接。即可实现全加器功能。如图（二）所示。 表（一）全加器真值 A B Cn S Cn+1 0 0 0 0 0 0 0 1 1 0 0...
