八选一数据选择器(9 页)Good is good, but better carries it.精益求精，善益求善。1.4’b1001<<2=（ 6‘b100100），4’b1001>>2=（ 4’b0010 ）。2、完整的条件语句将产生（ 组合逻辑电路 ）电路，不完整的条件语句将产生（ 时序逻辑电路 ）电路。3、 用 EDA 技术进行电子系统设计的目标是最终完成（专用集成电路 ASIC）的设计。4、可编程器件分为（现场可编程列阵 FPGA）和（复杂可编程逻辑器件 PLD）5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。6、一个基本的 Verilog-HDL 程序由（Verilog-HDL ）模块构成。7、EDA 技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA 工具软件）、（EDA 开发系统 ）8、EDA 技术的基本特征主要有哪 5 个方面：（自顶向下的设计方法 ）、（采纳硬件描述语言）、（高层综合和优化 ）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为 IEEE 标准的硬件描语言是（ VHDI ）和（ Verilog-HDL）10、一个完整的 Verilog-HDL 设计模块包括：（ 模块关键字和模块名 ）、（ 端口列表 ）、（端口定义 ）、（ 功能描述 ）这 4 部分。 11Verilog-HDL 模块的 I/O 端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（ 输出端口 ）、和（双向端口 ）12、Verilog-HDL 语言的三种常用的模型描述方法为（行为描述 ）、（ 数据描述）和（结构描述 ）13、Verilog-HDL 的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ）14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ）15、若 a=5’b10x01,b=5’b10x01,则 a= =b 的结果为（ X ）、a= = =b 的结果为（ 1 ）16、Wire[15:0] wire-b 表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。17、若 A=5’b11011,B=5’b10101,则有&A=(0）|B=（1） ~A=（5’b00100）A&B(5’b10001)18、若 A=8’b1000_0100 则 A<<3 的结果为（11’b10000100000）A>>3 的结果为（8’b00010000）19、对于 Verilog-HDL 语言中的关键字，在建模时都必须（小）写。20、if(a) out1<=int1; else out1<=int2;当 a= （1）执行 out1<=int1 ；当 a=（0） 执行 out1<=int2二、选择题： 21、在 verilog 语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 A、 8 B、16 C、32 D...
