精品文档---下载后可任意编辑LDPC 编译码算法讨论及编码器的 VLSI 实现的开题报告一、选题背景及意义低密度奇偶校验码（Low-Density Parity-Check Code，LDPC）作为近年来应用非常广泛的一种纠错码，在信号处理、数据传输、存储等领域都有广泛的应用。尤其在磁盘、FLASH 等储存设备中被广泛采纳，同时在物联网、5G 通信等领域也有广泛应用。LDPC 码具有码长长、码率高、纠错性能优秀、解码是理论上最优解等优点，因此被视为下一代通信系统中一个重要的编码方案。在实际应用中，除了 LDPC 编码算法在性能上的优势，其高复杂度也是一个相对困难的问题。因此，相对于软件实现，硬件实现是进行LDPC 编码的重要方法，并且现今的电子数字处理系统对其进行硬件加速已经成为一个热门讨论方向。在 LDPC 编码器的 VLSI 实现时，如何提高编码器的编码速度，增加其并行度，同时保持编码器的可扩展性等，也是一个非常重要的问题。二、讨论内容及技术路线本文将主要讨论 LDPC 编译码算法的优化，并尝试通过硬件实现来提高编码速度及提高编码器的可扩展性。具体而言，本文第一部分将先进行 LDPC 编码的原理介绍与 LDPC 码的性能优化方案的讨论，同时比较常见的编译码算法（如基于 Min-Sum 算法的编译码算法、Offset-Min-Sum 算法等）以及介绍改进它们的方案（如反馈调整、循环调整、过程调整、中断调整等）。第二部分将介绍硬件设计实现，主要包括编码器硬件流程的设计，硬件并行度，以及如何根据所需的码率、码长、校验矩阵维数等要素，设计出相应的 LDPC 编码器结构。第三部分将介绍在 VLSI 工艺下，集成电路的设计流程及 LDPC 编码器的实现，同时架构设计与实现中的关键难题解决思路。三、预期成果本文旨在提升 LDPC 编码算法的效率与纠错性能，并尝试通过设计实现出高效、高速、多功能的 LDPC 编码器。最终，估计本文能够通过充分讨论 LDPC 编译码算法，在硬件实现中实现 LDPC 编码器并在速度提升、纠错性能等各方面实现显著的提升。
