第六章-CMOS组合逻辑门的设计(朱平)VIP免费

第6章CMOS组合逻辑门的设计CMOS组合逻辑门的设计.2本章重点•深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑•优化逻辑门的面积、速度、能量或稳定性•低功耗高性能的电路设计技术CMOS组合逻辑门的设计.36.1引言•组合电路(非再生电路)的特点•时序电路(再生电路)的特点•评价一个逻辑门的设计指标–不同的应用会有不同的重点指标Output=f(In)Output=f(In,PreviousIn)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)组合电路(b)时序电路CMOS组合逻辑门的设计.46.2静态CMOS设计•静态CMOS–每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上–同时在任何时候该门的输出即为该电路实现的布尔函数值•动态CMOS–把信号值暂时存放在高阻抗电路节点的电容上–所形成的门比较简单且比较快速–对噪声敏感程度增加•本节讨论的静态电路类型的设计：–互补CMOS–有比逻辑(伪NMOS和DCVSL)–传输管逻辑CMOS组合逻辑门的设计.56.2.1互补CMOS概念：•静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合•PUN和PDN网络是以相互排斥的方式构成的•在稳定状态时输出节点总是一个低阻节点VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN……由PMOS管构成上拉网络：每当F(In1,In2,…InN)=1时，它将提供一条在输出和VDD之间的通路由NMOS管构成下拉网络：每当F(In1,In2,…InN)=0时，它将提供一条在输出和GND之间的通路CMOS组合逻辑门的设计.6在构成PUN和PDN网络时应当记住以下几点：•晶体管可以看成是由其栅信号控制的开关•PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”(b)利用NMOS和PMOS开关上拉一个节点VDDVDD0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD|VTp|CLSDSDVGSSSDDVGS(a)利用NMOS和PMOS开关下拉一个节点CMOS组合逻辑门的设计.7•NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作•PUN和PDN是对偶网络•互补门在本质上是反相的(NAND,NOR,XNOR)•实现一个具有N个输入的逻辑门所需要的晶体管数目为2N(a)串联(b)并联ABBAABBACMOS组合逻辑门的设计.8例6.1两输入NAND门ABABABF001011101110ABVDDBACMOS组合逻辑门的设计.9例6.2CMOS复合门的综合DABC)CB(ADFDABCVDDCMOS组合逻辑门的设计.10互补CMOS门的静态特性ABABM1M2M3M4CintVGS1=VBVGS2=VA–VDS1DDSSBAF0.5m/0.25mNMOS0.75m/0.25mPMOSweakerPUN0123012①A，B:0→1②B=1，A:0→1③A=1，B:0→1①代表很强的上拉；②和③的PUN较弱②和③之间的差别主要来自于内部节点int的状态•DC电压传输特性与数据输入模式有关•噪声容限与输入模式有关(例题6.2)CMOS组合逻辑门的设计.11互补CMOS门的传播延时•传播延时也取决于输入模式1.由低到高的翻转2个P管都导通，延时为0.69(Rp/2)CL只有1个P管导通，延时为0.69RpCL2.由高到低的翻转2个N管都导通，延时为0.69(2Rn)CL•增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降•对于NAND门，NMOS器件设计成2倍宽，PMOS器件不变CLARnRpRpBRnCintBA图6.8两输入NAND门的等效RC模型CMOS组合逻辑门的设计.12例6.3延时取决于输入模式-0.500.511.522.530100200300400A=B=10A=1,B=10A=10,B=1time,psecVoltage,V输入数据模式延时(ps)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=1572输入NAND门NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=10fF估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式CMOS组合逻辑门的设计.13思考题6.1确定互补CMOS门中晶体管的尺寸DABDAB12222244661212CBADOUTCCCMOS组合逻辑门的设计.14•确定NAND和NOR门中晶体管的尺寸CLBRnARpBRpARnCintBRpARpARnBRnCLCint22111122•利用NAND实现比用NOR实现更好CMOS组合逻辑门的设计.15假设所有的NMOS器件具有相同的尺寸，tpHL=0.69Reqn(C1+2C2+3C3+4CL)扇入的考虑CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布RC模型(Elmore延时)tpHL=0.69(R1·C1+(R1+R2)·C2+(R1+R2+R3)·C3+(R1+R2+R...