EDAVerilogHDL期末必考试题VIP专享

一、填空题（1 0 分,每小题 1 分） 1. 用EDA 技 术 进 行 电 子 系 统 设 计 的 目 标 是 最 终 完 成 ASIC 的 设计 与 实 现 。 2. 可 编 程 器 件 分 为 FPGA 和 CPLD 。 3.随 着 EDA 技 术 的 不 断 完 善 与 成 熟 ， 自 顶 向 下 的 设 计 方 法 更 多 的 被 应 用 于 Verilog HDL设 计 当 中 。 4.目 前 国 际 上 较 大 的PLD 器 件 制 造 公 司 有 Altera 和 Xilinx 公 司 。 5.完 整 的 条 件 语 句 将 产 生 组 合 电 路 ， 不 完 整 的 条 件 语 句 将 产 生 时 序 电 路 。 6. 阻 塞 性 赋 值 符 号 为 = ， 非 阻 塞 性 赋 值 符 号 为 <= 。 二、选择题 (1 0 分，每小题 2 分) 1. 大 规 模 可 编 程 器 件 主 要 有 FPGA、 CPLD 两 类 ， 下 列 对 FPGA 结 构 与 工 作 原 理 的 描 述中 ， 正 确 的 是 C 。 A． FPGA 全 称 为 复 杂 可 编 程 逻 辑 器 件 ； B． FPGA 是 基 于 乘 积 项 结 构 的 可 编 程 逻 辑 器 件 ； C． 基 于 SRAM 的 FPGA 器 件 ， 在 每 次 上 电 后 必 须 进 行 一 次 配 置 ； D． 在 Altera 公 司 生 产 的 器 件 中 ， MAX7000 系 列 属 FPGA 结 构 。 2. 基 于EDA 软 件 的FPGA / CPLD 设 计 流 程 为 ： 原 理 图 /HDL 文 本输入 → 综合 → ___ __→ → 适配 → 编 程 下 载→ 硬件 测试。 正 确 的 是 B 。 ①功能仿真 ②时 序 仿真 ③逻 辑 综合 ④配 置 ⑤分 配 管脚 A． ③① B． ①⑤ C． ④⑤ D． ④② 3. 子 系 统 设 计 优化， 主 要 考虑提高资源利用 率减少功耗 （ 即 面 积 优化）， 以 及 提高运 行速 度 （ 即 速 度 优化）； 指 出 下 列 哪 些 方 法 是 面 积 优化 B 。 ①流 水 线 设 计 ②资源共 享 ③逻 辑 优化 ④串 行 化 ⑤寄 存 器 配 平 ⑥ 关 键 路 径 法 A． ①③⑤ B． ②③④ C． ②⑤⑥ D． ①④⑥ 4. 下 列 标 识 符 中 ， ____A______是 不 合 法 的 标 识 符 。 A． 9moon B． State0 C． Not_Ack_0 D...