DSP芯片的基本结构和特征VIP免费

第11页共30页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第11页共30页第2章DSP芯片的基本结构和特征2.1引言可编程DSP芯片是一种具有特殊结构的微处理器，为了达到快速进行数字信号处理的目的，DSP芯片一般都具有程序和数据分开的总线结构、流水线操作功能、单周期完成乘法的硬件乘法器以及一套适合数字信号处理的指令集。本章将首先介绍DSP芯片的基本结构，然后介绍TI公司的各种DSP芯片的特征，最后简要介绍其他公司的DSP芯片的特点。2.2DSP芯片的基本结构为了快速地实现数字信号处理运算，DSP芯片一般都采用特殊的软硬件结构。下面以TMS320系列为例介绍DSP芯片的基本结构。TMS320系列DSP芯片的基本结构包括：（1）哈佛结构；（2）流水线操作；（3）专用的硬件乘法器；（4）特殊的DSP指令；（5）快速的指令周期。这些特点使得TMS320系列DSP芯片可以实现快速的DSP运算，并使大部分运算（例如乘法）能够在一个指令周期内完成。由于TMS320系列DSP芯片是软件可编程器件，因此具有通用微处理器具有的方便灵活的特点。下面分别介绍这些特点是如何在TMS320系列DSP芯片中应用并使得芯片的功能得到加强的。2.2.1哈佛结构哈佛结构是不同于传统的冯·诺曼（VonNeuman）结构的并行体系结构，其主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址，独立访问。与两个存储器相对应的是系统中设置了程序总线和数据总线两条总线，从而使数据的吞吐率提高了一倍。而冯·诺曼结构则是将指令、数据、地址存储在同一存储器中，统一编址，依靠指令计数器提供的地址来区分是指令、数据还是地址。取指令和取数据都访问同一存储器，数据吞吐率低。在哈佛结构中，由于程序和数据存储器在两个分开的空间中，因此取指和执行能完全重叠运行。为了进一步提高运行速度和灵活性，TMS320系列DSP芯片在基本哈佛结构的基础上作了改进，一是允许数据存放在程序存储器中，并被算术运算指令直接使用，增强了芯片的灵活性；二是指令存储在高速缓冲器（Cache）中，当执行此指令时，不需要再从存储器中读取指令，节约了一个指令周期的时间。如TMS320C30具有64个字的Cache。第12页共30页第11页共30页CLKOUT1执行译码取指NN－1N－2N＋1N－1N＋2NNN＋1编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第12页共30页2.2.2流水线与哈佛结构相关，DSP芯片广泛采用流水线以减少指令执行时间，从而增强了处理器的处理能力。TMS320系列处理器的流水线深度从2~6级不等。第一代TMS320处理器采用二级流水线，第二代采用三级流水线，而第三代则采用四级流水线。也就是说，处理器可以并行处理2~6条指令，每条指令处于流水线上的不同阶段。图2.1所示为一个三级流水线操作的例子。图2.1三级流水线操作在三级流水线操作中，取指、译码和执行操作可以独立地处理，这可使指令执行能完全重叠。在每个指令周期内，三个不同的指令处于激活状态，每个指令处于不同的阶段。例如，在第N个指令取指时，前一个指令即第N-1个指令正在译码，而第N-2个指令则正在执行。一般来说，流水线对用户是透明的。2.2.3专用的硬件乘法器在一般形式的FIR滤波器中，乘法是DSP的重要组成部分。对每个滤波器抽头，必须做一次乘法和一次加法。乘法速度越快，DSP处理器的性能就越高。在通用的微处理器中，乘法指令是由一系列加法来实现的，故需许多个指令周期来完成。相比而言，DSP芯片的特征就是有一个专用的硬件乘法器。在TMS320系列中，由于具有专用的硬件乘法器，乘法可在一个指令周期内完成。从最早的TMS32010实现FIR的每个抽头算法可以看出，滤波器每个抽头需要一条乘法指令MPY：LT；装乘数到T寄存器DMOV；在存储器中移动数据以实现延迟MPY；相乘APAC；将乘法结果加到ACC中其他三条指令用来将乘数装入到乘法器电路（LT），移动数据（DMOV）以及将乘法结果（存在乘积寄存器P中）加到ACC中（APAC）。因此，若采用256抽头的FIR滤波器，这四条指令必须重复执行256次，且256次乘法必须在一个抽样间隔内完成。在典型的通用微处理器中，每个抽头需要30~40个指令周期，而TMS...