IC的ESD测试

第一章 簡介 (Introduction) 在互補式金氧半(CMOS)積體電路中，隨著量產製程 的演進，元件的尺寸已縮減到深次微米(deep-submicron)階 段，以增進積體電路(IC)的性能及運算速度，以及降低每 顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現一些 可靠度的問題。 在次微米技術中，為了克服所謂熱載子(Hot-Carrier)問 題而發展出 LDD(Lightly-Doped Drain)製程與結構; 為了降低 CMOS元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發展出 Silicide製程; 為了降低 CMOS 元件閘級的寄生電阻 Rg，而發展出 Polycide 製程 ; 在更進 步的製程中把 Silicide 與 Polycide 一起製造，而發展出所謂 Salicide 製程。 在 1.0微米(含)以下的先進製程都使用上述幾種重要的 製程技術，以提昇積體電路的運算速度及可靠度。CMOS 製程技術的演進如表 1-1所示，其元件結構示意圖如圖 1-1 所示。 表 1-1 CMOS 製程技術的演進 Feature Size(m) 3 2 1 0.8 0.5 0.35 0.25 Junction Depth(m) 0.8 0.5 0.35 0.3 0.25 0.2 0.15 Gate-Oxide Thickness(A) 500 400 200 150 100 70 50 LDD No No Yes Yes Yes Yes Yes Salicide No No No No Yes Yes Yes (Silicide) 圖1-1 但是，CMOS 元件因為上述先進的製程技術以及縮得 更小的元件尺寸，使得次微米CMOS積體電路對靜電放電 (Electrostatic Discharge ESD)的防護能力下降很多。但外界 環境中所產生的靜電並未減少，故 CMOS積體電路因ESD 而損傷的情形更形嚴重。舉例來說，當一常用的輸出緩衝 級(output buffer)元件的通道寬度(channel width)固定在 300 微米(m)，用 2微米傳統技術製造的NMOS元件可耐壓超過 3千伏特(人體放電模式)；用 1微米製程加上LDD技術來製 造的元件，其 ESD耐壓度不到 2 千伏特；用 1 微米製程加 上 LDD 及 Silicide 技術來製造的元件，其 ESD 耐壓度僅約 1 千伏特左右而已。由此可知，就算元件的尺寸大小不變 ，因製程的先進，元件的 ESD 防護能力亦大幅地滑落；就 算把元件的尺寸加大，其 ESD 耐壓度不見得成正比地被提 昇，元件尺寸增大相對地所佔的佈局面積也被增大，整個 晶片大小也會被增大，其對靜電放電的承受能力卻反而嚴 重地下降，許多深次微米 CMOS 積體電路產品都面臨了這 個棘手的問題。但是，CMOS 積體電路對靜電放電...